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FPGA/PLD  

系統級晶片開發需要優先解決易測性設計問題

上網時間: 2000年11月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:系統級晶片  測試  驗証  CMOS技術  可程式邏輯(PLD)設計 

從根本上講,複雜系統級晶片的測試與驗証問題與CMOS技術以前一直推測的物理極限存在衝突。在設計系統級晶片時,設計人員需要處理數百萬閘線路的設計,但即使解決了複雜的線路設計,設計好的電路仍然需要進行驗証和測試,這時候就會出現半導體物理方面的問題,為已十分複雜的系統增添許多不希望看到的物理效應。為此,驗証和測試技術人員不得不急切地開發新工具和技術,以克服0.18μm及更微細製程所帶來的新難題。

我們以可程式邏輯(PLD)設計作為一個例子。現在人們已經能夠在一個PLD晶片上設計數百萬閘線路,所完成的系統採用複雜的製程,至少用到了六個金屬化層。晶片內除包含基本的閘陣列以外,還含有記憶體模組和其它IP內核(具有知識產權的電路模組)。

正如Synplicity公司PLD產品經理Jeff Garrison在他的文章中所說,“如此高密度、高速度器件的超細微製程技術,給PLD器件帶來了類似ASIC器件的問題。特別是時序延遲,過去一般是由邏輯線路單元引起,而現在延遲則主要產生在邏輯單元之間的內部連線上。”這種現象在0.25μm的設計中就有了,重要的時序參數已從門級描述轉向內部互連描述。現在即使是能夠設計高度複雜邏輯線路的先進設計工具,對這樣的問題也無能為力。

線路中這種很重要的時序特性在設計過程中一直都是個未知數,只有到佈局和佈線完成以後才能確定。而這時如果發現時序關係不能滿足設計要求,就需要對整個設計進行返工,從而影響設計成品的投產進度,造成巨大經濟損失。Garrison和他的同事們現正在和PLD供應商Altera公司合作進行工具開發,專門解決PLD結構中特殊的內部連線問題。

設計系統級晶片會用到很多種數位線路和IP內核,上面的例子只不過是其中一種而已。長期以來在易測性設計階段,測試覆蓋率一直是測試設計關心的重要課題,如今在一個晶片中包含了如此多種類型的線路,更為解決測試覆蓋率問題增加了難度。

對於測試工程師來說經常需要反复考慮的一個問題,就是為了保証達到一定的故障覆蓋率需要作多少種類型的測試。現在簡單線路的測試覆蓋率已不是大問題了,但是SOC的出現又將問題解決的難度提高了好几個數量級。

明導公司ATPG產品部的Ron Press和Janusz Ralski則在一個宏觀的角度上,向我們介紹了隨著電路複雜性的增加,同時伴隨次微米器件本身的複雜特性,測試和測量方面的問題如何變得越來越更加嚴重。

為了適應最新晶片中器件數量的惊人成長,現在測試系統已經開始改用64位處理器,並且採用壓縮測試向量模式,目前的壓縮率一般要達到60%。

但僅僅因為線路縮小而跟著在縮小的尺寸上進行測試是不夠的,因為深次微米器件還會產生一系列全新故障模式,這些故障和時序問題有直接關係,故而測試工程師會發現在現有方案中單純增加測試是不夠的。Press和Ralski認為,要想找出這些新故障,唯一的辦法是在實際工作速度下進行測試。

傳統的測試過程專注於找出“卡殼”故障(如電晶體不能開關,電路不能變換狀態),這類故障和時序沒有關係,因此在實際工作速度下的測試要採用一種更為複雜的方法。例如先建立一個和時序有關的“發生-收到”事件,然後檢查接收到的原始事件是否落在規定的時序範圍內。此外Garrison還發現,對於系統級晶片路徑延遲已經成為總延遲的主要因素,因此不可以再忽略不計。

考慮電晶體和內部連線時序問題的同時,測試和驗証現在還要必須考慮相鄰連線之間的相互作用。隨著內部連線越來越密集,在導線上傳輸的信號越來越快,線路邏輯狀態藉由導線間的耦合電容從一根導線傳到另一根導線的可能性也越來越大。這樣就又產生了一系列的新問題,即所謂的信號完整性問題。對這種類型的故障建模也很複雜,因為它不僅涉及個別的器件或連線,而是與整個網路都有關連,建模時先要分清楚產生影響的網路和受到影響的網路。

Cadence Design System公司的Lou Scheffer在他的文章?詳細地介紹了信號完整性分析這一新領域的分類情況。這種線路內部的相互作用時序延遲十分複雜,而且每個周期都不相同,因此建模非常困難。

Scheffer指出,“交互干擾對時序的影響十分複雜微妙,因為受影響網路的時序不僅受到從第一個門電路就開始的門延遲影響,而且還受到內部連線延遲以及其它相鄰網路狀態的影響。對於內部連線不能再使用一個延遲數據,而是需要用最大延遲和最小延遲來描述,並且在這個周期和下個周期都各不相同。”

一種解決辦法是加寬連線之間的距離以減小交互干擾,或者在連線間加隔離屏蔽。但是這種辦法增加了成本,也為提高器件的整合度設置了障礙。因此就得在佈局和佈線設計完成後精確地提取時序範圍,這也使故障分析越來越複雜。

另外一個由於連接線引起的問題,是它會影響電源線的電壓降。由於次微米器件的電壓值範圍越來越小,因此由於距離而產生的電壓降問題也越來越尖銳,所以也必須將它列入測試和驗証的項目中。

Scheffer在文章中還討論了如何防止一些只會在測試完成之後的現場使用過程中才能發現的故障。這類令人頭痛的問題一般是由於疲勞現象而引起的,如熱電子效應、連線疲勞以及電子遷移等。可以預料,隨著電路几何尺寸的縮小這些效應會變得更為嚴重。此外為了解決其它方面的問題而採用的新製程,例如低k介電材料的應用等,也會使問題變得更為複雜,這主要是因為低介電系數材料的導熱性能較差。

要解決設計完整性問題,就需要改變整個設計流程,而不僅是改進測試工作。晶片藉由全部測試和驗証離開製造廠以後,仍然可能存在潛伏的隱患,這些故障只會在以後的使用過程中才顯露出來。





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