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可程式單晶片系統(SoPC)應用設計的工具要求

上網時間: 2001年08月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:可程式單晶片系統  SoPC  pld  nios  asic 

閘陣列、ASIC和PLD在競爭中促進了可程式邏輯元件的發展,SoPC的出現使可程式邏輯元件有機會藉由軟核(soft core)進入傳統的嵌入式處理器市場,本文介紹其應用過程對設計工具的種種要求。

David Greenfield


開發工具市場部經理


Altera 公司

對可程式單晶片系統(SoPC)的開發而言,僅僅依靠可程式元件(PLD)在規模和速度方面的進步,依靠使用方便的嵌入式處理器核心,以及依靠其他的IP核心本身是不夠的。藉由解決系統級的複雜問題,使PLD技術在產品面市時間方面帶來好處,需要一種清晰的系統層次的構造方法。

過去, PLD的用戶喜愛MAX+PLUS II的整合化特點(一個完全整合的設計實體,包括設計輸入、合成、模擬、佈局佈線和時序分析),今天,同樣還是那些用戶,卻要求最佳的合成工具、最佳的模擬工具和最佳的時序分析工具。PLD佈局佈線工具必須以某種方式滿足這些不斷變化的要求,這種方式使得整個設計方法在方向上更加以專用整合電路(ASIC)為中心。如果這種新的PLD設計方法正確地構造出來,它將比ASIC技術更快地促進IP核心的應用,並且,支援只有可程式技術才能提供的靈活性和自訂能力。

現在,在高密度元件中使用IP核心已經是非常普遍的做法。僅管用戶使用匯流排介面功能(如66MHz的PCI匯流排)和DSP功能(如FIR濾波器)已經有幾年的時間,IP核心的應用最近又出現了三個基本的變化。首先是現在的專用編程器具有強大的功能和靈活性。例如,新的FIR編譯器包含了一個支援4位元到32位元精度的內置係數產生器,可以設計任何數目的濾波器。該編譯器還支援取樣點的等間隔捨入、內插以及串列和平行的算法結構選項,從而使用戶可以按照自己的性能和佈局面積要求最佳化濾波器,並且,可以容易地修改和重新評估濾波器以滿足系統的要求。

在強化設計方法方面採取的第二個重要變化就是,現在已有的各種工業標準開發工具介面。例如, 現在的FIR 編譯器能夠產生MATLAB、Simulink、VHDL和Verilog HDL 格式的模擬模型,因而與上述各種強大的工具更緊密地連接起來。類似支援Reed-Solomon校正算法等DSP應用的應用編譯器也正在開發過程中。

與IP核心的應用有關的第三個重大變化是,專門為PLD最佳化的嵌入式處理器的出現。只有使用了高性能的處理器,SoPC設計能力的潛力才真正成為可能。在一個理想的開發環境中,設計者將只是簡單地編寫出體現系統規範的C程式碼,然後,足夠智慧化的開發工具將在嵌入式處理器中劃分某些算法,並將其餘的算法綜合到可程式邏輯中去。然而,遺憾的是,現有的工具還沒有達到如此高級的水平,而在PLD中整合嵌入式處理器將會增加設計的複雜性。新的開發方法必須解決模型建置、處理器整合和PLD的設計輸入等問題,並且,能夠智慧化地開發各種匯流排介面來最佳化系統性能。

為了最佳化系統級的解決方案,開發工具必須就處理器核心如何與記憶體、外設I/O模組相互作用提供精確和完整的模型。利用硬核處理器進行設計,通常需要一個描述特定的系統匯流排作業的處理器匯流排功能模組、一定的時序關係,以及設計內部處理器模組與其他模組的介面。使用軟核處理器,則需要正確的行為模型來証實PLD內部的具體實現滿足處理器子系統的時序規範。整個SoPC的設計過程必須支援對VHDL或者Verilog模擬、行為模擬以及VHDL和Verilog測試工具。

保証嵌入式處理器在PLD中成功應用的關鍵是開發一種直接的方法,來選擇一個指定的處理器,選擇所有適用的外設功能和外部記憶體控制器,以及定義記憶體映射圖。開發工具SoPC Builder使用設計者熟悉的MegaWizard插件完成全部適用選項的選擇。圖1中顯示出用於Nios軟核處理器的外設選項。

外設和記憶體映射選定後,處理器C程式碼的產生、即時作業系統(RTOS)的選擇以及外設驅動程式的設計也非常重要。對PLD編程需要用一個整合了嵌入式處理器初始化程式碼和傳統的PLD初始化文件的元件文件。將這些文件整合到一個連貫的過程中,才能實現成功的編程。

設計方法中採用的IP核心會不斷變化,在很多其他的設計方式中,設計方法與現有的ASIC方法緊密結合,而用戶正在要求將從前只與ASIC設計有關的工具應用到PLD設計中。去年,功能和時序模擬對大多數PLD用戶還是足夠的,但是現在用戶卻在期望使用行為模擬工具最佳化設計過程。為了滿足這一需求,Altera在其所有開發工具的應用中包含了利用建模技術實現的行為模擬功能。這些開發工具還提供了測試功能以加速模擬的過程。

現在,基於模擬向量文件的功率估計工具也已問世。這些工具使用模擬向量文件來代表實際的元件作業,以此來類比可程式元件(PLD)的功耗,精度比按照設計規模、時脈速率和節點切換速率來估計功耗的上一代設計工具高得多。用戶還期望用基於最小時序的時序模擬來補充基於典型延遲的時序模擬,從而証實其設計將在所有的作業條件下正常工作。

通常,設計方法產生變化或者是因為新的工具提高了系統性能,或者是因為它們帶來的生產效率的提高,縮短了設計周期。基於C程式碼的設計和行為合成工具能夠縮短設計周期。

今天,對這些提高生產效率的工具的挑戰在於:對於現有的HDL方法,從更高層次的抽象能否產生具有比較性的性能?在ASIC技術能夠獲得高得多性能的應用場合,PLD的用戶通常想充分利用元件的性能。 只有當這些提高生產效率的工具以提供最優性能的方式解決這種抽象的性能折衷時,它們才會有實用價值。當且僅當它們真正可行的時候, PLD的形式驗証才是可行的。

目前,僅管PLD開發工具的性能已經大為提高,人們仍然在繼續努力。智慧邏輯佈局和時序驅動佈線技術的新發展正在預示著新的性能超越。不久以前, fMAX的性能指標就提高了40%到50% 。並且,新技術與傳統綜合工具的結合更緊密,如更精確的時序估計和封閉迴路合成將進一步提高性能。

使用PLD主要優勢之一是PLD提供了一個硬體平台,在這個平台上可以進行軟體開發、建模、系統級模擬,並且,在設計過程早期就可以進行協同驗証。在這一過程中,盡早獲得在矽片中佈局佈線的結果是一個優勢,只要它確實提高了系統級除錯過程的效率。像SignalTap技術這樣的第一代除錯工具使用了嵌入式邏輯分析器,當以系統最高速度運行元件時,它使得整個設計的全部內部節點是可見的。人們期待著除錯工具的進一步改進,以便將同樣的直觀性帶回到最初的HDL源始碼中去,並且藉由快速的轉換來觀察新增的節點。

PLD開發工具必須進一步發展,從而與技術進步和EDA產業的發展相適應。元件的複雜度在不斷地增加,設計方法也必須在不降低元件性能的情況下,藉由縮短設計周期來提高生產效率。如果成功了,這種技術將使得基於PLD的產品進入傳統的嵌入式處理器市場。




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