Global Sources
電子工程專輯
 
電子工程專輯 > EDA/IP
 
 
EDA/IP  

實體設計面臨的挑戰與解決方案

上網時間: 2002年05月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:VLSI  時序收斂  信號完整性  電遷移  互依賴性 

在傳統的方法中,設計工程師很少介入實體設計,因而不得不採用反向追蹤方法來發現設計缺陷。在本文介紹的新型設計流程中,設計工程師從規劃到投片整個流程中都能夠獲得實體資訊,因而極大地提高了實體實現的速度。

採用0.18微米以下的先進製程技術設計高性能VLSI晶片將面臨巨大挑戰,例如晶片幾何尺寸的縮小、設計規模的擴大、時脈頻率的提高以及電壓值的降低等因素,都使得VLSI設計的複雜度越來越高。互連與信號完整性在成功的晶片設計中所佔據的重要性也愈加突出。

大多數傳統的設計流程已不能應對這些新的變化趨勢,如果想簡單地對已有工具和方法作一些增改是無濟於事的,只有重新設計新的技術與流程才能解決0.18微米以下製程技術帶來的挑戰。

本文將討論幾個與流程有關的問題,包括邏輯與實體變量的交互設計方法,以及在實體設計實現中對邏輯與實體變量的合成考慮方法等。然後詳細討論兩個與邏輯和實體設計有關的關鍵問題。首先是邏輯與時序變量對實體手段如佈局與佈線的依賴性,其次是設計流程本身及其收斂問題。比如需要執行什麼任務,何時以及以什麼順序執行等。

實體設計流程面臨的挑戰

當今製程技術的飛速發展使百萬閘晶片設計工程師需要面對許多重要挑戰:1. 時序收斂;2. 信號完整性;3. 設計變量的互相依賴性;4. 時脈與電源佈線;5. 設計驗証;6. 設計規模。時序收斂一直是設計工程師的設計目標,當今的時序收斂已變得非常複雜,只有對庫單元、單元的實體佈局以及互連電氣特性的傳輸時延進行精確建模和評估才能確保正確的時序收斂。

信號完整性不僅是決定時序的關鍵因素,還是影響晶片功能完整性的重要因素。隨著串音耦合電容與內層電容比值的增加,由信號完整性問題引起的時序與功能問題越來越多。在整個晶片構建過程中還必須認真分析和控制其它一些實體因素,如天線效應、電遷移、自熱和IR壓降。

雖然還有許多設計變量互依賴性有待解決,但最重要的也許是如何平衡可佈線性、時序與功耗三者之間的關係,因為最佳化三者中的任何一個都可能使另外兩個出現問題。為了滿足這些複雜的互依賴性,需要使用一個可以同時處理多個目標的開放目標函數。

時脈與電源網路要消耗大量的佈線資源,因此對它們的規劃與分析必須及早進行,並需要滿足每個單獨晶片的具體要求。時脈樹的插入通常在具體佈局工作完成以後進行,而電源網路需要根據統計或經驗估算值進行預先確定。然而,這些傳統方法會增加時序不收斂的可能性,因此不能滿足新的設計要求。

設計驗証在上世紀90年代中期失去了其原有意義。對於上百萬閘的晶片,設計工程師不可能在完成邏輯設計後再進行網表驗証並期望實體實現能滿足所有的設計要求。在評估要求能否得到滿足方面,實體設計與邏輯設計具有同等重要性。

現在許多設計的規模已大大超過閘級設計工具的極限,因此不可能再將百萬閘晶片作為一個不可分割的整體來進行設計與實現。此時應該在高層規劃晶片,並把它分割成多個可以用較低層工具實現的較小規模模組。

多種解決方案的比較

目前為止已有許多種建議方案用來應對上述挑戰,包括:1. 在統計線載模型場合使用用戶線載模型;2. 設計小的模組然後進行組裝;3. ?定時延合成;4. 預佈局合成。

佈局佈線後產生的用戶線載模型需要反饋回去進行合成以修正時序錯誤。然而,重新合成會產生不同的網表,從而引起新的時序問題。

對單個規模為數十萬閘的小型模組進行設計,然後在晶片級進行組裝,這種方法需要自頂向下地進行單個模組設計約束條件的映射,然後隨著模組定義的不斷鞏固進行自下向上的細微調整。由於這是一個手動作業過程,因此非常耗時,還可能使裸片尺寸超出可接受的範圍。

?定時延合成由於其精確性和簡單性而非常有吸引力。該方法將固定時延(如固定增益)分配給每個邏輯階段,因此能滿足時序約束條件。然而?定時延合成會出現連續的而不是離散的規模變化,此時將結果映射到離散庫會導致非最最佳化的結果。

預佈局合成方法正在逐步被業界接受。然而對設計工程師來說,除非包含精確的路由資訊,否則邏輯合成與佈局的結合併不能帶來更多的益處。時序約束可能會導致過度擁擠與不可佈線的佈局。該方法正朝著正確的方向發展,但在邏輯與實體領域的整合方面還不夠深入。

完整的實體設計流程

實體設計必須盡早開始,最好與邏輯設計同時進行。雖然對實體參數的最初評估會非常粗糙,但可以為設計朝著所要求的目標發展提供有益的參考。隨著有關晶片實體特性的準確資訊逐漸增多,資訊將不斷得到更新和評估,並不斷向設計收斂方向發展。

為了滿足設計規模、設計再使用、上市時間和最終收斂要求,實體設計必須採用分層設計方法。另外,觀察、管理和分析實體分層的作業應該實現自動化,並自動管理層次化子系統模組間複雜的互相關性。

在整個設計流程期間實體設計必須適時提供反饋資訊,並且在必要時能在流程的任何時候判定設計相對於整個要求所處的位置,然後利用這一資訊督促下游工作的開展。設計過程必須能夠快速收斂於這樣的點,在該點當前評估與最終實現間的相關性可以得到有效抑制,以便先於最終實現完成設計驗証(圖1)。

實體設計應該是一個收斂的過程,需要同時對各項設計要求進行最佳化處理,在整個過程中要不斷的進行細微調整,直到完成最終實現。實體設計不應該是久不收斂的實現、驗証和修改的不斷反复。

實體設計過程的最初階段是晶片級分層設計規劃。晶片級規劃可以在定義子系統模組的結構、實體或時序之前開始。晶片級設計指標需要預先分配給子系統級的模組,並方便這些模組的實現。在模組獲得結構、實體和時序定義後,就可以抽取新的模組模型,然後不斷進行升級改造。晶片級時序與面積空隙能自動得到重新分配以適應新的模型,因此,雖然晶片級計劃以非常粗糙的模型開始,但中間會不斷得到調整直到最終實現。

模組實現由單元佈局、邏輯最佳化、時脈樹合成、電源佈線和信號佈線組成。以往這些工作是按順序執行的,並且到最後才檢查所有設計要求是否得到滿足。此時如果發現問題,模組需要從頭開始設計,而為了滿足所有設計要求,這一過程可能需要重覆許多次。當採用0.25微米以上的製程技術時,這種‘檢查與修復’方法非常實用,但在製程技術朝0.25微米以下發展時,這種順序方法就顯得相當笨拙,達到收斂的迴圈次數會非常多。

在進行深次微米設計時,對各項設計要求同時展開最佳化處理的好處在於能提供更加清晰、更具有預測性的設計流程。必須在完全理解電源網路與時脈樹要求的情況下同時開展單元佈局、邏輯最佳化和佈線工作。

同時進行最佳化工作也使‘實體原型’的構建成為可能。由於實現過程需要不斷進行調整,因而總會到達實體參數的邊界。原型與最終實現在某一特定範圍內是相關的。從這個角度看,設計驗証能夠遠早於最終實現之前完成。

為了達到平行最佳化的目的,單元佈局必須使用具有可佈線性、時序、線長與串擾功能的開放型目標函數。在整個過程中都應該能夠進行單元面積調整、緩衝、再合成與技術映射等邏輯最佳化工作。另外電源與時脈網路也應始終是透明的。佈線應該與實時信號完整性工具結合起來,這樣可以避免出現串擾、IR壓降、電遷移和互感等問題。只有平行開展所有這些工作,並充分掌握電源與時脈網路知識才能確保設計的收斂。

本文結論

隨著製程技術的更新換代,晶片整合的電晶體數量越來越多,時脈頻率也越來越高,因此需要考慮更多的實體效應。本文討論了實體實現中需要面對的諸多挑戰。基於計劃、佈局和帶開放成本功能的佈線微調(包括時脈樹、電源佈線和掃描鏈),再加上邏輯合成與最佳化措施的流程可以很好地應對這些挑戰。設計應具有足夠的靈活性以適應由進程最佳化引起的變動,這樣的流程能及早預測並最佳化擁塞、時序和實體效應。

本文所介紹的實體原型概念能恢復上世紀90年代所失去的時序驗証意義(圖2)。以互連設計為中心的深次微米時代給人們帶來新的課題,此時佈局、佈線與邏輯最佳化之間的相互依賴性會變得非常緊密。進一步說,數百萬閘級設計中引入的層次化概念,也是人們對新型全晶片設計系統的強烈需求的原因。

作者:Olivier Coudert博士

Monterey Design Systems




投票數:   加入我的最愛
我來評論 - 實體設計面臨的挑戰與解決方案
評論:  
*  您還能輸入[0]個字
*驗證碼:
 
論壇熱門主題 熱門下載
 •   將邁入40歲的你...存款多少了  •  深入電容觸控技術就從這個問題開始
 •  我有一個數位電源的專利...  •  磷酸鋰鐵電池一問
 •   關於設備商公司的工程師(廠商)薪資前景  •  計算諧振轉換器的同步整流MOSFET功耗損失
 •   Touch sensor & MEMS controller  •  針對智慧電表PLC通訊應用的線路驅動器
 •   下週 深圳 llC 2012 關於PCB免費工具的研討會  •  邏輯閘的應用


EE人生人氣排行
 
返回頁首