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測試與測量  

測試成本已成為晶片設計成本的主要組成部份

上網時間: 2002年09月28日     打印版  Bookmark and Share  字型大小:  

關鍵字:DFT  design for test  BIST  scan chain  可測試性設計 

測試成本已成為晶片設計的一個主要問題,相信這一點沒有人會提出質疑。但真正讓人不解的是這個問題的嚴重性,不僅因為測試成本在某些單晶片系統設計中已是晶片成本最大組成部份,而且有些設計經過判定後發現是不可能測試的。現在我們開始看到,隨著製程的發展,可能會導致某些可測性設計技術失去作用。

業界正在從幾個方面奮力扭轉這一局勢。首先是掃描,幾年前它還是一種有爭議的技術,而現在幾乎已經普及了;其次,人們也逐漸認識到用功能測試儀做完整測試既沒有時間又常常根本無法進行,因此各種內建自測試(BIST)技術開始成為主流;第三,受BIST發展的影響,新一代低成本測試儀開始走向市場,可望大幅度削減大量測試的投資成本,同時提高故障覆蓋率。

但即便將這些措施合起來就夠了嗎?業界很多人士並不這麼認為。在更多時候,不僅僅是可測性設計,還包括可測性結構,對設計人員來說都會成為同現在的功能驗証及時序收斂一樣深奧的問題。

從掃描開始

掃描鏈插入一直是測試方案的第一道防線。掃描鏈一般在閘級參與到設計中,除了掃描控制邏輯模組之外,它對RTL模型是透明的。插入之後可以提供邏輯塊隔離方法,將輸入改為已知狀態,向模組提供時脈並記錄輸出結果。如果做得好的話,掃描可以取得非常高的故障覆蓋率,至少對反覆出現的故障是這樣。然後更重要的是,掃描只要求對晶片做串列輸入輸出,這樣通常有四線介面就足夠了。

但是掃描也有很多問題,最明顯的是對待測模組選擇什麼輸入模式。Mentor Graphics公司DFT產品經理Greg Aldrich表示,這個問題的本質實際上就是測試所採用的主要策略。掃描鏈原先是用來向邏輯模組施加功能測試向量,並假定如果邏輯模組工作正常它就不會受到破壞。但隨著複雜程度增加,功能模板越來越明顯地感到既不好也不夠,它需要結構化即來自於邏輯模組的拓樸結構,而不是預定行為特性。Aldrich認為:“從功能測試到結構測試的轉變是現在的一個大問題,即使採用結構掃描測試的設計經常也要恢復到功能向量以進行高速測試,這點需要改變,而改變又將會影響模組如何設計以及如何選擇向量。”

掃描的另一個問題是串列測試介面流入流出的數據量。對付這個難點的方法很簡單:先把模板壓縮,送到掃描鏈之前在晶片上進行擴展,然後離開晶片之前壓縮輸出。Mentor Graphics發佈了RTL套裝軟體和支援這種做法的軟體,RTL模組利用專用演算法進行壓縮和擴展,每個掃描鏈只需要約20個閘。據產品推廣經理David Stannard介紹,它能夠實現約10:1壓縮比。

BIST正在普及

還有一個能解決該問題但需要更多設計人員的複雜辦法是將電路做進每個邏輯模組?,產生測試模板並就在上面檢查結果,換言之即是BIST。BIST一直用於晶片上記憶體結構,但隨著邏輯模組越來越複雜速度越來越快,BIST也成為邏輯模組必須遵循的要求。

這種轉變似乎不費腦筋,即增加少量傳統邏輯,大幅提高測試速度,但早期情況不是這樣。SynTest科技公司總裁兼CEO王榮騰博士解釋說:“邏輯模組的內部頻率對外置測試儀太高,同時也太複雜,不能把所有信號引出,這些因素都驅使人們去嘗試BIST。但是早期BIST技術強加了許多設計人員認為不可能做到的時間限制,技術問題導致很多人認為BIST本身是一個不好的選擇,慶幸的是現代技術已解決了這些問題。”

的確很慶幸,因為傳統技術即將失去用途,LogicVisio公司副總裁Mukesh Mowji認為:“現有的方法已不適用於千萬閘級設計,市面的測試儀每個售價已經達到400萬∼600萬美元,而且落後於晶片上時脈速率。你得分割測試工作以使晶片處理非常複雜的高速任務,測試儀正在更多扮演命令和控制的角色。”

這對於邏輯塊(至少對某些邏輯塊)是件好事。供應商們承認,非同步電路方法還沒有得到很好開發,問題更多是時脈、功率刻度和每個人都喜歡的類比模組之類。Mowji表示,多數供應商認為時脈、電源和專用I/O單元仍然需要外置測試儀,而一些快速I/O和PLL只需使用智慧數位技術而與其它不同。

但模擬是另一回事。Fluence技術公司透過從類比模組的輸出提出電壓直方圖,為PLL、DAC和其它普通模組開發出一種BIST技術,該技術與數位測試中的信號分析有關,它假定有故障電路的直方圖與正確電路的不同。這的確是個很好的想法,同樣重要的是,它可使類比模組的BIST利用普通掃描介面接收命令並報告結果,這樣測試儀就無需模擬能力。由於直方圖成型電路置於晶片上,因此晶片越快數據採樣越快,產品推廣經理Jon Turino認為,製程技術無法越過BIST電路的範圍。

BIST供應商表示,最大的問題不是技術上的而是設計人員的態度。BIST即使在暫存器轉換級上要求的新設計規則再少,它也的確要增加一些新思維方式,閘級設計人員不能離開這種思維而進行離線處理,這也是掃描插入經常採用的方式。

BIST結構要在RTL時間內裝入,主要任務是讓設計專案經理接受對設計成本的要求,並考慮採用新方法,不過迄今還沒有什麼方法能做到。

變化趨勢

在測試上的投資回報越來越大,為了應對測試成本上升和BIST技術普及,測試儀器業本身也在變革,老的測試設備生產商和新興企業都在為大量採用BIST的應用開發新型測試儀。

Synopsys公司DFT經理David Hsu卻認為,新機器提供的只不過是電源、時脈和掃描鏈連接,但測試儀器供應商表示還有更多改變。Schlumberger公司策略行銷經理Rudy Garcia指出:“我們希望新一代測試儀售價能在50萬美元以下,而不是現在的300萬以上。”但他也看到了另一個關鍵變化,隨著測試儀功能降低,測試儀必須接觸晶片的觸點數量和對多個晶片進行平行測試的機會將大幅度減少,測試重心正從封裝好的晶片轉移到晶圓上。

帶有BIST功能的測試儀能夠一次性在大量裸片上檢查掃描鏈觸點、時脈和電源線,並在每個裸片上執行多個BIST序列,在晶圓上完成很多生產測試工作,其節約是顯而易見的。

但是問題依然存在,其中之一是如何分析數據。傳統掃描和BIST技術收集到輸出模板後,或者與參考模板比較或者用它們完成診斷數據,這對反覆出現的問題很有用,但隨著圖形越來越細,故障將不會那麼明顯。

Garcia警告說:“到0.1微米,我們的問題將真的多起來。橋接缺陷越來越司空見慣,像100kΩ這樣無關緊要的橋接缺陷在高速測試時看起來和延遲缺陷一樣,舊的那些反覆出現的故障和線與故障模型完全不夠,更不要提非橋接原因而引起的交流耦合故障。”

Schlumberger用Sematech參考設計收集到的數據顯示,對付深次微米最有力的武器是Iddq。這種技術仔細選擇一組模板送到模組輸入端,然後測量Idd並與參考值比較,它對發現不同的故障效果非常好。

但是它需要知道非常詳盡的電路細節,以便了解失效對電源電流的影響;另外它假設Idd很小足以測量非常細小的變化。Garcia在此告誡道:“漏電流會提高Idd,這使我們查找錯誤就像大海撈針一樣。在DAC會議上已有設計師介紹靜態電流大於動態電流的SoC。”

不會有什麼奇蹟產生,不過可以肯定的是人們對晶片結構測試策略和設計人員(可能還包括在定義要求時參與設計的前端測試設計專家)將有更多認識。JTAG還有很長的路要走。

作者:Ron Wilson





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