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新一代WAN路由器和交換機應用中記憶體的選擇策略

上網時間: 2002年10月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:memory  記憶體  Network Processor  網路處理器  processor architecture 

隨著網路的快速發展,處理器架構、封包處理策略以及路由器和交換機核心技術也獲得長足發展。但鮮為人知的是,正是記憶體技術的發展促進了這些高級架構的完善。目前,記憶體的種類已由RAM、DRAM、SRAM和SDRAM發展到單倍、雙倍乃至四倍速(QDR)RAM、SigmaRAM、低延遲(RL)RAM以及最新上市的快速循環RAM(FCRAM)。在此,緩衝速率、同一儲存段的循環時間等問題是設計工程師對記憶體進行選擇中面臨的難題,本文介紹面對多種可選方案,設計工程師應該如何考慮設計要求與記憶體特性的精確匹配。

近年來,每一代新型的WAN交換機和路由器採用的技術均與前一代技術截然不同。隨著網際網路從低成長率的語言傳輸流轉向需求更高的數據流,網路對核心交換機?路由器的要求也與日俱增,這歸結於光纖傳輸系統的迅速發展。雷射技術及其它元件的發展使得傳輸設備供應商能使新一代核心網管道的頻寬增大四倍。例如,WAN路由器在不到7年的時間內,已至少經歷了兩次飛躍發展,從OC-3到OC-192,再到OC-768。

各世代產品之間性能的飛躍並不僅僅局限於元件部份。就其架構而言,由於互連距離限制了時脈速率,因此路由器和交換機的分離架構也被緊密封裝盒(packed box)取代,封裝盒內部全由智慧線路卡構成,可完成大部份路由和轉發作業。在某些架構中,交換結構位於每塊智慧線路卡上並通過被動背板互連,而其餘架構則透過光學或電子中央交換結構與路由器和傳輸管理線路卡互連。架構變更的另一結果就是功率管理已成為當前和未來設計的首要任務。

隨著服務供應商啟動下一代網路,性能要求所需的技術飛躍已促使路由器和交換機的架構、封包處理策略和交換技術產生顯著變化。然而,記憶體技術的更新還遠遠無法滿足需求。雖然早期的路由器採用與伺服器和工作站相同的儲存策略(中央DRAM緩衝記憶體),但在封裝盒Sonet側的線速率要採用較為昂貴的高速SRAM。因此,雖然PC業界的主流DRAM技術逐漸由單倍速(SDR) SDRAM轉向雙倍速(DDR) SDRAM,但WAN開發人員仍強烈擁護在數據通路處理中採用高速SRAM(如QDR和SigmaRAM)。該轉變源自PC-DRAM和SRAM之間的性能差異。圖1:在OC-192應用中,緩衝記憶體速度要快,容量要大。

記憶體性能的評估

記憶體技術的性能一般根據WAN應用中的隨機循環時間、延遲和區塊行動速率加以衡量。隨機循環時間是指隨機存取讀或寫之間的最短時間。延遲表徵指令響應數據的滯後時間。區塊行動速率實際上不僅表示支援內部多組傳輸的記憶體突發速率,而且隨數據區塊規格的增大,與數據引腳的原始位元傳輸率(raw bit transfer rate)也很接近。比較兩種主流記憶體類型的性能可見,當數據區塊規格增大時,133MHz DDR SDRAM的傳輸率可達每引腳266Mbps,且其隨機循環時間tRC約為65ns。

相比之下,同等數目的167MHz QDR SRAM的傳輸率可達每引腳333Mbps,相應的tRC為12ns。這?採用的折衷是以密度為代價,換取5倍的循環時間性能。SRAM中的每位元通常需要6個電晶體,而DRAM則只需一個電晶體和一個儲存電容。注意到QDR SRAM的激勵電流為450mA(此時Vdd=2.5V)。與以上提及的DRAM相比,該數值並未完全超出常規,但遺憾的是僅為SDR DRAM儲存容量的1/16,即SDR DRAM的容量為32M位元組,而QDR的容量僅為2M位元組。

性能與容量的折衷在短期內是可接受的,因為設計工程師對速度更為關注。既然已達到OC-192速率,即輸入數據流可以Gbps的速率傳送淨荷,那麼還需要改變傳輸策略嗎?

問題在於,路由器數據通路對記憶體容量的需求比速率更為迫切(圖1)。例如,思科公司124系列網際網路路由器中基於OC-192的SONET的封包傳輸(POS)線路卡採用了256M位元組緩衝記憶體來儲存那些經過分類後仍無法經由快速路徑路由的輸入封包包。該緩衝記憶體除了在交換架構之前可保存2,000個以上的服務陣列外,還帶有能在重傳之前用於封包包重裝的等規格後交換架構(post-switch fabric)傳輸緩衝記憶體。

考慮輸入端的線速率緩衝記憶體要求,緩衝記憶體的頻寬不僅要求足夠快以支援全部線速率,還必須足夠大以保存長度達到幾十毫秒的封包數據。對於OC-192的線速緩衝速率,這些計算即便不甚令人滿意,其實現也極為容易。為支援9.953Gbps的原始突發速率,能保持每個DDR引腳的塊傳輸速率達到333M至400M位元的記憶體介面頻寬至少為32位元(捨入到最接近的位元組數)。此外為使該緩衝記憶體有效工作,還必須具有足夠的讀和寫頻寬,由於無法將速率提高一倍,因此介面頻寬還必須增加一倍。圖2:記憶體技術的比較。

因此,匯流排時脈頻率高達200MHz的輸入埠緩衝記憶體頻寬必須達到64位元。但其深度應當達到怎樣的水平?這些執行方面的細節問題具體將取決於開發人員。然而,許多採用Terabit路由器的網際網路服務供應商(ISP)需要高達100ms的緩衝記憶體;有些甚至還要求達到300ms。如此龐大的緩衝記憶體可在網路擁塞時通過提供高靈活性而使丟包率降至最低。

單個OC-192管道僅具有100ms的入口緩衝記憶體容量,因而緩衝記憶體需要9.6Gbps×0.10秒,約為120M位元組。如果該架構在寫模式和讀模式之間需要反覆對緩衝記憶體儲存,那麼上述數值將相應增大一倍。

因此,入口緩衝記憶體可能需要頻寬為64位元的記憶體,以實現高達120M位元組的緩衝記憶體,或者入口緩衝記憶體取決於讀和寫緩衝記憶體的管理模式。緩衝記憶體容量需求可能促使設計工程師採用像PC-133這樣的主流DRAM技術,但133MHz的SDR傳送速率需要再次將緩衝記憶體頻寬增大一倍。其它的DRAM技術(如DDR SDRAM或Rambus)似乎更為適宜,但其60至70ns的隨機循環時間仍是一個嚴重問題,因為在處理的封包數據中,50%以上是40位元組的控制資訊包。

SRAM緩衝記憶體是解決上述性能問題的一種選擇,但還需考慮其它問題。考慮到QDR SRAM的基本容量只為2M位元組,因此100ms緩衝記憶體在OC-192速率上將需要60個部件。即便具有足夠的線路板空間,完全實現上述記憶體配置所需消耗的功率也將達到70瓦。

新型網路記憶體

針對網路的FCRAM和低延遲DRAM (RLDRAM)有助於設計工程師克服與OC-192卡緩衝記憶體設計相關的難題,其性能有利於設計工程師利用已掌握的DRAM知識,而這些知識可能源自為最低每位元成本(cost-per-bit)應用所設計的產品。這些針對網路的新型DRAM專為高速數據應用精心打造,並改進了隨機循環和塊行動性能。

與其它基於DRAM的記憶體不同,這些新型的記憶體架構為設計工程師提供了完全時脈控制的輸入和輸出、區塊行動和以前只在高階SRAM中使用的隨機循環時間。這些新型記憶體架構還提供高性能的刷新支援,解決內部儲存段啟動問題,消除循環之間的預加載時間,並為通訊系統開發提供架構和封裝。

目前,應用於PC中的PC266 DDR DRAM具有每引腳266Mbps的突發速率,且其隨機存取時間為60或70ns。網路DRAM的突發速率比PC DRAM高50%,而循環時間則不到PC DRAM的一半。儘管由於高階SRAM採用了更小的記憶體矩陣,其隨機循環性能理應更好,但200MHz FCRAM的總體隨機(非儲存段或其它子類)循環時間(25ns)僅為167MHz QDR SRAM循環時間(12ns)的兩倍。

在許多應用中,由上述循環時間差異所提高的性能將因以下三種原因而被抵消:FCRAM具有16倍的密度、FCRAM支援同等的區塊行動速率,以及1:6的電晶體比率極大地降低了功耗。這些就是網路DRAM最初吸引Terabit路由器?交換機設計工程師的優良特性(圖2)。

FCRAM中同一儲存段的循環時間相當短,因此一旦管線始於交叉模式,那麼理論上該傳輸就能持續進行,直至需要考慮其它因素(如刷新)。在128位元組塊傳輸示例中,FCRAM可提供比DDR記憶體快25%的數據率,且隨著數據塊的增大(如支援1,500位元組的IP封包數據),FCRAM的傳送速率幾乎是DDR的兩倍。

但原始時脈速率並非衡量網路DRAM性能的唯一指標。在處理封包數據過程中,具有最短原始時脈速率的DRAM往往使系統承受最大的壓力。NPU的即時性能通常可根據NPU處理背對背40位元組TCP/IP控制資訊包的能力加以衡量。由於控制資訊包不需要連續配置在記憶體中,因此隨機塊存取的時間間隔與原始傳送速率同樣重要,而且對傳輸流所進行的研究也顯示:混合數據中的一半是小封包數據包。

如果兩個TCP/IP控制資訊包在相同的PC-DDR儲存段中背對背存取,由於存在較長的隨機循環時間tRC,這兩個塊存取之間的間隔將達60至70ns。同樣的問題也困擾著具有最高原始時脈速率(Rambus可達400MHz)的DRAM技術,這是導致DRAM技術難以得到廣泛應用的一個重要原因。圖3:128和256位長突發(單段作業)的平均頻寬。
<p>圖4:128和256位長突發(單段作業)的平均頻寬。

相反,FCRAM能每25ns完成一次40位元組數據塊的隨機存取。記憶體緩衝的平均性能更多的取決於隨機循環而非突發速率和傳統DRAM設計。與網路專用DRAM相比(圖3和圖4),傳統的DRAM設計還存在一些缺陷。一些新型架構利用該性能優勢,在查表應用中替代了SRAM和內容定址記憶體(CAM)。透過採用平行處理單元獲取固定大小的數據塊並保持數據匯流排繁忙,即可嚴格管理數據管線,進而在將線路板空間、成本和功耗降至最低的同時,保証最佳的記憶體性能。

各種記憶體的結構差異

在選擇記憶體時,考察各種記憶體的不同架構相當重要。各種記憶體之間的主要區別在於陣列核心,因為每種DDR SDRAM均由四組8192行×512列的儲存段構成,而FCRAM則由32768行×128列的儲存段構成。FCRAM不支援8位元組或半位元組突發數據,但支援雙倍速SDRAM。

設計工程師應當慎重選擇記憶體,因為有時採用DDR SDRAM就已足夠。例如,在對突發長度為8位元組的單儲存段進行讀作業時,由於DDR SDRAM只需單個突發數據即可完成作業,而FCRAM則需要兩個4位元組的突發數據,因此DDR SDRAM更適用於這種特殊情形。如果該架構包含兩個儲存段作業,則應選用FCRAM,因其能更快地向第二個儲存段發送讀指令。

儘管這些特性使FCRAM和其它網路DRAM成為線速緩衝記憶體的理想選擇,但對於線路卡上的其它記憶體應用呢?如前所述,當前採用的10萬條查表項達到100萬條的時候,用於支援Cos/QoS/流量管理的陣列也將變得極為龐大。

路由表查詢

早期的幾代路由表均建立在CAM的基礎上,但由於存在規模問題,路由表已開始向基於DRAM的CAM(而非SRAM信元)轉變,而且隨著表項規模的不斷增大,今後這種趨勢將更加明顯。為開發擺脫CAM規模限制的表項,一些開發人員採用了多層記憶體路由表構建方法。

在應用中,ASIC開發人員和NPU供應商均採用了網路DRAM的快速隨機循環時間和區塊行動速率。這是路由邏輯電路以區塊或‘大區塊’方式處理表項的常規設計方法,這?對每個數據塊的存取完全是隨機的。為最佳化表查詢,可採用多個CPU對記憶體進行管線式存取,以使平行處理中表項和路由引擎間的數據傳送達到最大。需要指出的是,該應用中的記憶體儲存方法不同於先前討論的線速緩衝記憶體應用,後者由佔空比為50%的隨機讀和寫組成。

當然,當代網路DRAM不可能滿足所有高速線路卡的記憶體要求,進而取代SRAM。SRAM還常用於像連接表(connection table)和鏈接表(linked table)這樣的記憶體應用中。這些應用需要QDR隨機循環時間,或者完全不需要網路DRAM容量,儘管該容量在不斷成長。雖然目前QDR的容量已足以應付這些應用,但下一代產品的容量要求還是促使設計工程師再次向網路DRAM開發人員尋求援助,以開發下一代40G產品或低成本的10G產品。

設計工程師正致力於採用DRAM技術提供與QDR相當的隨機循環時間,以在降低功耗的同時極大地提高RAM架構的容量。這些努力有望於明年成為現實。事實上,延遲是網路DRAM無法與SRAM媲美的唯一性能特徵,因為兩者的常規儲存段規格存在較大差異,但設計工程師完全可以借助RISC處理器管線處理功能彌補不足。

新型記憶體產生的影響

近年來,WAN路由器和交換機開發人員被迫在各代記憶體中進行重大的技術改造。各代記憶體銜接點上的性能制約並非來自用戶,而是來自ISP營運的核心網路。遺憾的是,核心網路偏離了快速發展的光傳輸軌道,而是轉向發展Sonet。單單一項技術革新不足以保証下一代網路所需的性能飛躍,還需要得到片上系統ASIC技術、網路處理、微機電系統和光交換系統中高階技術的大力支援。架構變更及其相關問題(如密集封包數據包中的熱產生)只會增大系統開發人員的開發難度。

這些具有DRAM技術固有的密度和功率優勢的新型網路記憶體可以有效地解決上述處理瓶頸。這些新產品不但能使原始數據吞吐率與高階SRAM相當,還縮短了兩者之間循環時間和延遲的差異。此外,新產品還有助於設計工程師解決許多困擾SRAM或傳統DRAM技術的難題。

設計工程師當然極力擁護將DRAM技術應用於高性能領域。儘管該技術推出的時間不長,但像模擬模型、ASIC控制器和FPGA控制器這樣的巨集支援架構已在許多產品中佔有一席之地。廣泛的應用領域本身就是一種產品支援。

目前,以更高的性能支援奇偶校驗、錯誤檢查和糾錯架構的下一代產品已提上開發日程。網路DRAM技術不僅適用於最新一代的WAN路由器和交換機,還應用於低階設備中低成本的都會網路和邊緣元件、快速演進的10G位元乙太網路解決方案以及高階的OC-768解決方案中。

作者:Adrian Cosoroaba


策略行銷經理


美國富士通微電子公司


Email: acosoroa@fma.fujitsu.com





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