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處理器/DSP  

採用標準CMOS製程的射頻積體電路

上網時間: 2003年01月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:RF  射頻  oscillator  振盪器  dual modulus prescaler 

將數位訊號處理和RF電路整合可以提高系統性能,降低功耗、成本和體積。本文分析了在高頻設計中,深次微米CMOS技術的發展趨勢、局限性以及存在的問題,並討論完全整合的低相位噪音PLL電路的設計和發展趨勢,以及完全整合的上變頻器的設計技術。

近年來,有關將CMOS製程在射頻(RF)技術中應用的可能性的研究大量增多。深次微米技術允許CMOS電路的工作頻率超過1GHz,這無疑推動了整合CMOS射頻電路的發展。目前,幾個研究組已利用標準的CMOS製程開發出高性能的下變頻器、低相位噪音壓控振盪器(VCO)和雙類比數位預分頻器(prescaler)。這些研究顯示,在無須增加額外元件或進行調整的條件下,可以設計出完全整合的接收器和VCO電路。低噪音放大器、上行轉換器、合成器和功率放大器的深入研究,將可能設計出電信應用的完全整合收發器CMOS射頻電路。

無線通訊及其應用技術的迅速發展,很大程度上得益於無線通訊中的數位編碼和數位訊號處理技術的導入。數位技術發展是高性能低成本CMOS技術發展的結果,因為CMOS技術使得在單塊晶片上整合大量的數位功能成為可能。這樣,利用先進的調變技術、複雜的解調算法,以及高品質的錯誤檢測和糾錯系統,其結果是產生了高性能無損耗的數位通訊訊息通道。

目前,數位技術發展以及無線市場的高速成長已經大幅改變了類比收發器前端設備。前端設備是天線與無線收發器的數位數據機之間的介面,前端設備必須檢測頻率高達1GHz至2GHz微伏級的微弱訊號。同時,還必須以相同的高頻率發射功率在2W左右的訊號。因此,這需要能在天線和A/D轉換以及數位訊號處理之間轉換頻帶的高性能類比電路,如濾波器、放大器和混頻器。低成本和低功耗要求使得類比前端設備成為未來射頻設計瓶頸,整合度的進一步提高將顯著降低晶片大小、成本和功耗。在過去幾年中,已經提出了許多進一步增強接收器、發送器和合成器整合度的不同技術。

圖1:f<sub>t</sub>與f<sub>max</sub>的比較。

在進一步提升整合度的同時,研究人員也力圖採用CMOS製程整合射頻電路。雖然CMOS技術主要應用於數位電路的整合,但如果能在高性能類比電路中應用CMOS技術,將使性能得到很大提高,其優勢將更為明顯:可在單塊晶片上整合完整的收發器系統,即同一晶片上既整合類比前端元件,又整合數位解調器。這種需求只能利用CMOS或BiCMOS製程實現,BiCMOS製程能提高類比設計性能,但成本也相應提高,這不僅因為單位面積的成本增加,而且需要為數位電路部份預留更大的晶片空間。隨著在CMOS製程上的投資遠遠超出雙載子性元件,普通CMOS製程將逐步消除BiCMOS元件與採用深次微米CMOS製程的NMOS元件,甚至消除採用相同BiCMOS製程的NMOS元件之間的性能差異。NMOS元件的ft參數將逐漸接近NPN元件的ft

儘管多年前就展開了一些有關採用CMOS製程的射頻設計研究,但直到最近幾年人們才真正關注實現該技術的可能性。目前,業界有幾個研究組正從事該主題的研究。由於雙載子性元件固有的特性優於CMOS元件,因此一些研究人員認為射頻CMOS只適用於具有較低性能標準,如ISM等低性能系統,或者可以通過改進CMOS製程,如蝕刻電感器下面的基底來提高其性能。射頻CMOS技術將可能採用普通的深次微米製程對高性能應用,如GSM、DECT和DCS 1800中的收發器進行完全整合。

CMOS技術

出於對技術標準的不斷提高以及實現更高整合度DSP電路的考慮,次微米技術目前已被視為標準的CMOS技術。該技術的發展趨勢甚至向深次微米技術發展,如規格為0.1微米或更小的電晶體。而Ft接近100GHz的電晶體最近也出現在0.1微米的深次微米製程中。

然而,電晶體中的寄生電容器,包括柵極-漏極交疊電容器(gate-drain overlap capacitance)和漏極-體結電容器(drain-bulk junction capacitance)延緩了深次微米技術的發展。圖1比較了不同技術的ft和fmax值,這清晰地說明了上述結論。與ft相較,fmax更為重要,因為fmax反映了實際配置中電晶體的速率極限。如圖中所示,雖然ft快速增加,但對於實際的電路設計(fmax),速度的提高卻並不大。

最後,在最近的整合CMOS射頻電路中很清晰地看到,不僅CMOS技術本身成為了制約因素,封裝也同樣如此。由於射頻訊號最終將來源於晶片,而且由於射頻天線訊號必須進入晶片,因此任何與ESD保護網路相連的PCB、封裝接腳寄生電容器將大幅影響,或使射頻訊號惡化。

接收器拓樸結構

超外差(heterodyne)或中頻接收器是最常用的接收器拓樸結構。在中頻接收器中,期望訊號將下變頻到相對較高的中頻頻率。採用高品質的被動帶通濾波器可防止鏡像訊號在中頻頻率上與期望訊號產生交迭。通過利用中頻接收器拓樸結構,尤其是當採用多個中頻級時可以實現極高的接收器性能。

由於每一級濾波都需要在晶片外實現,並採用分離的帶通濾波器,因此中頻接收器設計主要問題是不能滿足更高的整合度要求。這些分離的濾波器和具有大量接腳的接收器晶片提高了成本,而且功耗也很大(通常分離濾波器需要50Ω的驅動訊號源驅動)。此外,在CMOS射頻電路設計中,在1GHz的頻率範圍上輸入?輸出的問題也很嚴重。

圖2:雙正交下變頻混頻器。

作為中頻接收器的替代方案,零差(homodyne)或零中頻接收器可以實現極高的整合度。零中頻接收器對通往基頻的訊號進行了直接、正交的下變頻轉換。期望訊號將自身作為鏡像訊號,因此可以實現充分的鏡像訊號抑制,儘管訊號抑制的正交精密度有限。在理論上,零中頻接收器中根本不需要分離的高頻帶通濾波器,可以實現完全整合的接收器,尤其是當下變頻在單級中執行時。例如,直接從900MHz變換到基頻訊號。

與中頻接收器相較,零中頻接收器的缺點在於其較低的性能。零中頻接收器對寄生基頻訊號非常感應,如DC偏移電壓以及由射頻和LO自混頻產生的串擾分量。這些缺點限制了零中頻接收器在無線應用系統中的廣泛使用,因此零中頻接收器常用在低性能要求的應用中,如呼叫器和ISM中。在這些應用中,可以對編碼進行擾碼處理,因此可以插入Qualcomm濾波器,因而避免DC偏移問題。零中頻接收器的另一個應用是作為中頻-零中頻混合接收器拓樸結構的第二級。通過採用由DSP實現的動態非線性DC糾錯算法,零中頻拓樸結構還可應用於高性能應用系統,如GSM和數位增強型無線電話(DECT)中。

近年來,高性能要求的應用中也導入了新的接收器拓樸結構,如準中頻(quasi-IF)或寬頻中頻接收器,以及低中頻接收器。寬頻中頻接收器首先對中頻頻率進行正交下變頻,接著再對基頻進行正交下變頻。訊息通道選擇則由中頻頻率處的第二級本地振盪器實現,這樣有利於第一級本地振盪器保持固定的頻率。然而,必須注意第一級正交下變頻器的精密度,因為任何相位誤差都將導致鏡像訊號的抑制能力下降,這時就必須利用高頻濾波器提高鏡像訊號抑制。此外,還需要較高的中頻頻率,以使中頻頻率與整個頻帶的比例足夠高。否則,第二級VCO的可調節能力就必須非常大。另一方面,混頻器第一級也不可能是真正的下變頻混頻器,因為下變頻混頻器仍然需要寬頻輸出頻寬,而這正是產生系統噪音的一個缺點。另外,多級拓樸結構本身將產生更大的功耗。

顧名思義,低中頻接收器將天線頻率直接下變頻為較低的中頻,即在若干100kHz的頻率範圍內。下變頻採用正交方式,而鏡像訊號抑制通常在下變頻之後,在DSP中以較低的頻率完成。因此,低中頻與零中頻接收器緊密相關,低中頻可完全整合並採用單級直接下變頻,不需要高頻鏡像訊號抑制濾波器。低中頻和零中頻兩者的主要差別在於:低中頻不用基頻處理,因此完全不受寄生基頻訊號的影響,這樣就克服了零中頻接收器的主要缺點;零中頻的缺點在於鏡像訊號完全不同於低中頻接收器拓樸結構中的期望訊號,但通過慎重選擇中頻頻率,就足以利用具有低訊號電平的鄰近訊息通道進行鏡像訊號抑制,可以達到3°的相位精密度。

完全整合的CMOS下變頻器圖3:基於PLL的頻率合成器。

倍頻器中最常用的一種拓樸結構就是具有交叉聯結可變跨導差動級的倍頻器。在CMOS製程中,採用該拓樸結構及其相關結構,例如基於平方律的拓樸,只適用於高頻系統。為避免產生畸變問題,拓樸結構必須具有較大的VGS-VT值或較大的源極衰減阻抗,但這將產生更大的功耗並引發噪音問題。可以通過在線性區域中,將帶MOS電晶體的偽差分拓樸結構取代底端差分對結構來避免這一問題。CMOS下變頻處理中經常用到對開關電容器放大器進行二次採樣的技術。在這?,MOS電晶體作為具有高輸入頻寬的開關,期望訊號就通過這些開關進行通訊。通過採用二次採樣可以用較低頻率的運算放大器實現這些結構。與中頻頻率相較,開關和開關電容器電路的工作頻率要低很多。此外,時脈抖動必須非常低,這樣高頻訊號才能以足夠高的精密度進行採樣。二次採樣的缺點是,在採樣頻率處倍頻器上的所有訊號和噪音將與期望訊號產生交迭。因此,有必要將高品質的高頻濾波器與開關電容器二次採樣拓樸結構結合使用。

圖2顯示了以0.7微米CMOS製程實現的完全整合正交下變頻器的方框圖。該變頻器採用新開發的雙正交結構,可以得到極高的正交精密度,在很大的通頻帶中具有小於0.3°的相位精密度,並不需要任何外部元件,也不需要對元件進行調整。應用於下變頻器的拓樸結建構立在線性區域的NMOS電晶體基礎之上。由於下變頻器與虛地上的電容器相結合,因而只需要低頻率的運算放大器。在線性區域中採用MOS電晶體,能使RF和LO輸入的線性度得到很大的提高,混頻器的輸入IP3將超過+45dBm。RF和LO輸入的高線性度將有助於混頻器處理非常高的IMFDR3電平,這樣就不再需要任何高頻濾波器。

合成器

本地振盪器負責在上變頻和下變頻器中進行正確的頻率選擇。由於目前的無線通訊系統必須盡可能高效地利用頻譜,因此訊息通道總是排列得非常緊密。接收訊息通道的期望訊號電平可能非常小,而相鄰的訊息通道則可能具有非常大的訊號電平,因此LO訊號的相位噪音指標將非常高,因而頻率合成器的設計非常關鍵。

同時,行動通訊還要求元件的功耗低、成本低和重量輕。完全整合的合成器將能滿足這些要求,而完全整合意味著採用標準的CMOS技術,並無需增加任何外部元件或製程流程。通常,LO通過如圖3所示的鎖相環實現。其中壓控振盪器和雙類比數位預分頻器(DMP)的設計必須滿足嚴格的指標。

在以次微米CMOS技術實現GHz VCO過程中,可有兩種選擇方案:環形振盪器或基於LC振盪迴路諧振頻率的振盪器。在該LC振盪迴路中的電感器可以用主動電感或被動電感方式實現。研究顯示,環形振盪器和主動LC振盪器的相位噪音與功耗成反比:





因此,對於低功率、低相位噪音的VCO,唯一的可行解決方案就是帶被動電感的LC振盪器。在此條件下,相位噪音將與功耗成正比:


該振盪器唯一的缺點就是整合的被動電感。等式(2)顯示,對於較低的相位噪音,即LC迴路的等效串聯阻抗R必須盡可能小。較低的阻抗也意味著較低的電路損耗,只需較低的功率即可補償這些損耗。在大多數技術中,電容器可以輕易獲得,但由於阻抗R通常由電感的串聯阻抗決定,因此電感的設計就尤為重要。電感的設計目前存在3種解決方案。

矽基底上的螺旋電感通常要負責由於基底而產生的大量損耗,這限制了可獲取的Q值大小。最近,新開發的技術在後處理過程中能將螺旋線圈之下的基底蝕刻掉。但是,由於在IC的正常製程之後需要導入額外的蝕刻過程,該技術並不適用於大規模生產。

為滿足極低的相位噪音要求,需要對邦定線電感進行深入研究。由於邦定線的寄生感應係數約為1nH/mm,且串聯阻抗極低,因此可以得到Q值很高的電感。IC技術總離不開接合線,因此接合線完全可被視為標準的CMOS技術的一部份。由4條接合線形成兩個電感可與增強的LC振盪迴路一起,實現噪音和功率的有效折衷。對於1.8GHz的載波,當頻率偏移量為200kHz時,測量的相位噪音可低至-115dBc/Hz。在電源電壓為3V時,功耗僅為24mW。但是,由於這種實現方案的性能並不能滿足量產要求,因此業界很少採用這種解決方案。

最佳的解決方案是不做任何調整,直接在標準矽基底上採用螺旋線圈。當採用雙載子製程實現時,將不會產生基底損耗,因為這種實現方法中,基底通常具有很高的阻值。大多數次微米CMOS技術均採用高度摻雜的基底,因而基底具有很大的感應電流,這是導致高損耗的根源。通過有限元模擬研究這些低阻值基底的作用效果,這種分析在螺旋電感LC振盪器應用中,有助於得到最佳化的線圈設計。這種方案只有兩層金屬層可用,基底採用了高度摻雜製程,產生的功耗僅為6mW,對於1.8GHz的載波,當頻率偏移量為600kHz時,可獲得-116dBc/Hz的相位噪音。

為設計高速雙類比數位預分頻器,目前業界已經開發出了可基於M/S觸發器主輸出和從輸出之間90°的相位關係的新架構。該架構如圖5所示。採用該架構,在24mW功耗和一個3V電源條件下,可以得到1.75GHz的輸入頻率,甚至還可以利用5V的電源得到2.5GHz的輸入頻率。

完全整合的VCO和雙類比數位預分頻器無需調整或後處理,即可在標準的CMOS製程上整合完整的LO合成器,並符合現代通訊規格。

RF CMOS上變頻器

到目前為止,公開發表的文章中提及的大多是CMOS下變頻混頻器。直到最近,業界才提出了CMOS上變頻器。在傳統的雙載子收發器實現中,上變頻和下變頻混頻器通常採用相同的四象限拓樸結構。但上變頻和下變頻器之間也存在一些本質的區別,通過研究這些區別可以最佳化專用混頻器拓樸結構。

在下變頻器拓樸結構中,兩條輸入訊號都是高頻訊號,如GSM系統中的900MHz訊號。而對於低中頻或零中頻接收器系統,輸出訊號則是最大為若干兆赫茲的低頻訊號。圖4:LC振盪器的顯微圖。

上行變頻混頻器的設計則完全不同,高頻本地振盪器和低頻基頻(BB)輸入訊號藉由相乘,形成高頻輸出訊號。所有這些進一步的訊號處理必須在高頻下進行,但當採用目前的深次微米CMOS製程時將相當困難,並將消耗很大的功率。此外,所有噪音訊號,如交調分量和LO洩漏訊號都必須低於期望訊號電平,例如低於-30dB的訊號電平。

很多已公開CMOS的混頻器拓樸結構均基於傳統的具有交叉聯結差動調節級的可變跨導倍頻器。由於傳統的雙載子性交叉聯結差動調節級又基於雙載子性電晶體的線性跨導(translinear)特性建構,因此與之相對應的MOS元件只能在調變器或開關模式下有效地使用。較大的LO訊號必須用來獲得閘限,這將導致極大的LO饋通(feedthrough)。在CMOS下變頻器中,這已經成為一個難題。例如,對於-30dBm的饋通訊號,LO輸出訊號的電平為-23dBm,這顯示抑制的訊號電平僅為-7dB。這將導致直接上變頻拓樸結構出現非常嚴重的問題,而且通過對LO訊號進行方波調變,第三階諧波將具有30%的訊號功率。噪音訊號將只能通過附加的外部輸出濾波器進行濾波。

上述問題可以通過在CMOS中對偏離線性區域的MOS混合電晶體中的電流進行線性調變加以解決。對於柵極電壓V1+vin1、漏電壓V2+vin2/2以及源電壓V2-vin2/2,通過電晶體的電流可由下式運算:


當LO訊號連接到柵極,基頻訊號連接到vin2時,由於等式(3)的第一項,電流將包含LO附近的頻率分量;根據等式3第二項可知,電流還包含基頻訊號分量。根據上面的原理,可以得到採用標準CMOS技術的1GHz上變頻器。

所有不期望的測量訊號均低於-30dBc。如果採用500Ω的片上負載,那麼對於0dBm的LO訊號就可實現-10dB轉換增益。然而,傳統的RF構件內聯採用了50Ω的特性阻抗,這意味著CMOS發送器功能需要額外的功率預放大器,以得到外部高效率功率放大器組件的輸入阻抗。對於現有的次微米技術而言,預放大器構件仍是一個嚴重問題。用以實現900MHz完全整合收發器的典型雙載子性技術具有20GHz的截止頻率。由於目前在高頻應用中採用的次微米技術具有較低的gm/I比率,因此CMOS預放大器的功耗將比雙載子性技術高至少20倍。然而,得益於CMOS技術的快速下行縮放,現有的CMOS構件實現顯示,具有可接受功耗的整體CMOS收發器完全適用於極深次微米CMOS。

本文結論

幾個深次微米技術研究組正致力於研究在RF電路實現CMOS技術的可能性。尤其是在新的接收器拓樸結構(如寬頻中頻和低中頻拓樸結構)開發中,該技術與高線性下變頻器相結合,無需添加外部濾波器或其它元件,就能為完全整合的下變頻器開發鋪平道路。

然而,由於現有次微米技術的適中速度性能,必須設計出低噪音低功耗的電路。只要短訊息通道效應不限制線性度和互調性能,深次微米技術的發展將有助於實現這些目標。

性能低相位噪音、低功耗、完全整合的VCO電路已出現在CMOS中。雖然開始時遇到一些困難,但後處理技術通過將電感作為接合線,推動了標準CMOS技術的應用。現在,甚至已經出現了具有最佳化的整合螺旋電感的低相位噪音性能標準CMOS技術,而且無需任何後處理或對外部元件進行調整。這推動了完全整合的收發器電路的發展。

然而,由於通訊系統通常是雙向系統,因而也需要發送器電路。直到最近,具有適中輸出功率的CMOS上行轉換器才出現在公開發表的文章中。同樣得益於深次微米技術的發展,今後將可望實現具有可接受功耗的完全整合CMOS發送器電路。這推動了採用標準CMOS技術的完全整合收發器電路的發展。

作者:


Michiel Steyaert


M.Borremans,


Katholieke大學





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