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記憶體/儲存  

對嵌入式記憶體設計至關重要的增強型驗證方法

上網時間: 2003年08月09日     打印版  Bookmark and Share  字型大小:  

關鍵字:驗證  嵌入式  記憶體  模擬  工具 

隨著消費者對數據吞吐量的需求不斷上升,高整合度產品對記憶體的需求也越來越多。在從DVD播放器、行動電話到個人身份卡的一系列應用中,設計者被要求整合更多數量和更大容量的嵌入式記憶體陣列,以滿足各種數據和程式碼的儲存需要。

據Dataquest預測,受到這些應用的驅動,到2005年,在系統單晶片(SoC)整合的元件內容中將有約70%是嵌入式記憶體。不過,隨著嵌入式記憶體的影響力擴展到高度競爭的市場,設計者面臨的壓力與日俱增,因為他們必須以更少的代價更快地開發出可用的晶片。受到元件複雜性不斷增加和價格持續下降的雙重壓力,領先的半導體公司正轉而採用增強型驗證方法,以避免代價昂貴的重覆投片,並加速針對記憶體密集型應用的SoC的提供。

在過去,記憶體設計者能夠放心地依賴這樣的假設,即每一個記憶體陣列都面臨類似的作業環境,因而允許他們將只從一種模擬情況中得到的驗證結果適用到所有其它情況。然而,隨著使用的記憶體在SoC矽片面積中所佔的比例越來越大,各個記憶體模組在尺寸、組織結構和性能方面正呈現出更大的差異性。

高級的SoC可以包含幾十個甚至數百個記憶體陣列,每個記憶體陣列分別佔有特定的位置,並具有特定的走線和電源連接,因而使之被置於一個獨特的動態作業環境中。結果,在這樣的一個設計中,開發人員需要透過一系列製程、電壓和溫度條件來單獨地和精確地表現出每一種情況,以確保晶片的性能正確。

與此同時,隨著業界邁向130奈米及以下的奈米級製程技術,特徵化和分析無疑變得更加棘手。在奈米級尺寸,諸如密集互連走線之間的電容器耦合等效應將對訊號時序產生顯著影響。結果,半導體製造商發現,使用傳統分析工具時看上去能夠通過驗證的設計,在投片時卻宣告失敗,這顯示需要使用更詳盡的電路級分析工具,以發現奈米級時序問題。

然而,對於目前大型的複雜設計模組,傳統的電路模擬工具已經達到其速度和容量的極限,這迫使設計者不得不從對獨立子網路或關鍵路徑的有限分析中推斷整個設計性能。但在奈米級設計中,不同子網路之間的交叉耦合干擾會顯著影響訊號時序;而關鍵路徑分析方法在實際應用中則被證明還不足以勝任全面的模擬工作。圖:當採用協同模擬時,整個SRAM設計完全模擬僅需4.76小時。

這將導致時序問題,因而降低晶片的工作性能,甚至使設計徹底失敗。為了彌補這個問題,工程師設法在他們的設計中預留大量的時序冗餘以保證性能,但這會導致昂貴的過度設計(over-design),並延緩生產。

為了應對這些不斷成長的驗證挑戰,領先的設計公司正轉而採用更先進的方法,包括分層驗證、模擬行為建模和混合級協同模擬等。分層模擬方法利用記憶體陣列有規律的結構,對重覆的單元只驗證一次,但可以產生針對特定情況的結果,因而顯著加速了執行時間,並且不會犧牲精確性。

在最近的一次嵌入式記憶體設計中,採用平面表述法需要3到4小時才能完成對一個關鍵模組的驗證,而採用分層表述法只需40分鐘就能完成對相同模組的驗證。在這種快速的周轉時間下,工程師能夠在一天內數次執行模擬和編輯設計,因而避免了以前更耗時的編輯周期。類似地,後佈局驗證的執行時間也從數天降至幾個小時,因而允許對後佈局串擾、IR壓降和地彈反射(ground-bounce)效應進行實際的分析,儘管這會產生大量與這些設計有關的寄生數據。

數位與模擬╱混合訊號電路的整合越來越多,這要求採用更複雜的方法來分析整個設計性能。使用由Verilog-A編寫的模擬行為模型,設計者能夠製作測試設備或檢查器,用來監測頻率、時序和電平等訊號條件,以確保它們處於所需的作業範圍內。

如果檢測到錯誤的電路行為,模擬將停止,而且該事件將被記錄,以用於之後的除錯分析。透過中止將產生錯誤結果的模擬,這種早期檢測能夠節省寶貴的驗證資源。如果結合運用模擬行為模型與詳盡的電路級分析,工程師就能更容易地識別出採用傳統驗證方法很難或根本不可能發現的潛在設計問題。

類似地,隨著設計者在積體電路設計中將記憶體與數位邏輯整合在一起,數位協同模擬方法變得更加重要。在協同模擬中,數位模擬器分析設計數位部份,而電路級模擬器為選定的部份提供更詳盡的分析。結果,與單純採用電路級模擬方法相較,設計者能夠更快地完成對大型電路的模擬。當然,協同模擬為了加速總體執行速度而犧牲了總精密度;當使用更抽象的數位表述法加速對其它部份的模擬時,限制了電路級模擬器只能對感興趣的特定模組進行分析。不過,這種方法為那些以數位邏輯為主但其中某些模組仍需要電路級精確度的超大型設計,提供了一種有效的替代方案。

在一個針對嵌入式記憶體設計典型協同模擬流程中,工程師可以有選擇地在電晶體級模擬解碼器、記憶體核心或控制邏輯,與此同時,將總體設計其餘部份作為數位模組在Verilog中實施模擬。例如,在近期的一個SRAM設計中,設計者使用Nassda公司的HSIM電路模擬器對解碼器進行電路級模擬,同時在Verilog模擬器中對記憶體核心和控制邏輯實施模擬。在這個案例中,設計者在由大約170萬個MOSFET組成的完整電路上模擬了數千次讀寫作業。

當使用HSIM在電路級對該SRAM設計進行完全模擬時,需要24.6小時。如果採用協同模擬,設計團隊只對譯碼器實施電路級的HSIM模擬,而在Verilog中對電路的其餘部份進行模擬。在此情況下,整個設計協同模擬僅需4.76小時。

協同模擬的速度是純粹電路級模擬的五倍,它能幫助設計者更快地發現複雜設計中的潛在問題。儘管協同模擬在總精密度上無法與純電路級模擬相提並論,但它的確能為感興趣的特定模組提供完全的精確度,就如在SRAM設計案例中的地址解碼器。奈米級設計特別感應的電路級效應,如電源網路中的IR壓降等仍將需要全晶片的後佈局分析,以完成設計最終驗證。

隨著設計者將記憶體、數位邏輯和模擬電路整合在更複雜的元件中,先進的驗證方法對於投片取得成功將發揮越來越關鍵的作用。分層驗證、模擬行為建模和數位協同模擬等方法業已被領先的半導體公司採用,而且隨著更尖端的驗證工具陸續上市,這些方法在整個工程界越來越容易被掌握。使用這些更高級的驗證工具,工程師能夠識別奈米級效應對時序的影響,並精確地在大型整合元件中,展現不同嵌入式記憶體模組的性能。

作者:Graham Bell


行銷總監


Nassda公司




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