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網路技術  

在下一代通訊系統中保持訊號完整性

上網時間: 2003年12月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC design  package  signal integration  high speed  backplane 

隨著高速數據存取、傳送和儲存應用從高階運算和長途同步光纖網轉向行動運算和乙太區域網路通訊,半導體解決方案必須在價格方面具備更強的競爭力,同時符合日趨嚴格的性能要求。目前的晶片封裝越來越密,這對系統的訊號完整性產生了巨大的威脅。本文介紹高性能IC封裝與設計對系統研發人員帶來的設計挑戰,同時提出一種應對解決方案。

目前,用於高速傳輸(速度高於2.5Gbps)的積體電路既包括輸入輸出介面(訊號+電源+接地)不足200個、用於數據再使用的訊號發射機,也包括需要2,000多個I/O介面的高速實體層交換設備。在這個範圍內,基板互連電路的電磁特性將影響產品的整體性能。隨著半導體設計人員尋求價格更低、體積更小、更為可靠的封裝解決方案,使得電磁影響有擴大的趨勢,設計問題變得更加重要。

從以往經驗來看,用於高速傳輸訊號的半導體組件其封裝通常採用體積小巧、I/O較少、具有載帶球柵陣列的陶瓷電路基板,這樣可以大幅縮短線路跨距,或者使用焊接凸點互連取代接腳,以盡量降低晶片到封裝的互連感應。圖1:不同的基板材料具有不同的損耗係數。

製造陶瓷基板時可以添加更多層(5層、10層、20層或更多),以實現不同的訊號路徑及安排訊號線和相應參考平面之間的間隔。有機基板可以由10層組成,但一般為4∼6層。過去,即使速度還不到Gbps水準,有機介質特性和製程控制也可能無法實現和維持產品的訊號完整性。目前的基板採用多種介電材料和合成介電材料(圖1),隨著製程不斷改進,現已能夠實現間隔更緊密的三維互連結構,目前最重要的問題是日益先進的技術發展對晶片╱封裝、協同設計、建模和模擬的影響。先進的製程容錯技術、精確的材料特性測量以及更加智慧化的設計,使得目前積體電路元件能夠超越前一代元件,它們採用焊線或覆晶晶片技術,可實現更加經濟高效的有機封裝。

主要技術挑戰

很多基板都能實現高性能設計,影響其成本的主要因素包括銷量、體積、層數、關鍵尺寸和生產效率。圖2顯示了四種基板的相對價格,它們能夠支援高頻率、高性能設計,並且採用了焊線或晶片覆晶技術。這四種基板分別是:線焊4層雙馬來 亞胺三 (BT)基板,具有機械鑽孔(BT,線焊);4層全BT結構,具有雷射鑽取的盲孔╱埋孔(BT,晶片覆晶);3-2-3內建結構,由BT核心熱固性環氧樹脂層互連組成,具有雷射鑽取的盲孔╱埋孔(熱固性環氧樹脂,覆晶晶片);10層全陶瓷結構,具有鑽取孔(陶瓷,覆晶晶片)。這些基板的價格將隨體積增大而升高,升高幅度則由前面提及的主要因素所決定(圖2中各基板層數一樣)。

圖2中顯示的相對價格來自於多種技術的實際設計和報價情況。實際上,對於特定設計而言,體積通常會隨著I/O介面數量的增多而變大。由於焊盤密度增加了大約1,000倍,用區域陣列覆晶晶片能夠更加高效地利用晶片面積,而且線焊方案更為經濟。這些基板技術在高速設計領域面臨著多種挑戰,無法兼顧性能和密度,要成功實現性能最強、最可靠、成本最低的設計,還需要配合IC封裝協同設計、封裝模擬和特徵描述以及產品性能驗證方法。圖2:不同基板價格與尺寸的關係。

由於高速訊號傳輸組件的速度、密度和複雜性均有所提高,積體電路設計人員在用互連和封裝來維持IC訊號完整性方面也面臨著更加嚴峻的挑戰。本文我們將簡述一些關於透過互連和封裝來確保高速數據(2.5到10Gbps)訊號波形完整性的問題,概述有關設計高速數據設備的具體困難,此外還將圍繞它對接地和電源電壓的影響展開討論。

在具體應用的工作頻率和頻寬下,IC封裝尺寸與電子訊號波長處於相同的數量級水準,因此任何電磁現象都會導致高速╱高頻IC封裝內的訊號出現問題,包括傳輸線路影響、高頻傳輸損耗,以及電磁干擾(EMI)。我們必須考慮時脈頻率、訊號脈衝快速上升的時間,因而在應用的整個頻寬上確保訊號的完整性。

從以往經驗來看,在I/O較少的小型封裝內應用高速訊號時,並不需要仔細進行阻抗匹配,這是因為上升時間較長,而有效訊號路徑較短。我們通常根據測量來製作和調節這些封裝,以實現特定的分散參數目標。由於現在和未來兩代高速元件都開始採用了更大、更密的封裝,有效訊號路徑(接近傳輸線結構)更長,阻抗匹配也變得更加重要。確定了從積體電路到封裝的阻抗目標和訊號模式(單端、差分訊號對、共平面訊號)後,就需要在IC/封裝協同設計過程中達成一致。由於存在多種達到阻抗目標的解決方案,因而我們必須在最佳化基板變量的基礎上選擇IC/封裝的特定設計,這些變量包括走線層、層疊結構、介電材料不同的屬性、頻率以及線寬、間隔和層厚度等幾個製造變量。

在設計過程中,除傳輸線效應外,我們還必須考慮高頻損失。3D結構的所有方面都會影響高速訊號在封裝設計複雜環境下的電氣特性。正如上文所述,初始(特性)阻抗匹配有助於減少反射,因為每層中都存在傳輸線路,由於任何實體非連續都將導致反射(可能是多重反射),因此我們必須控制和最大程度地減少整條訊號路徑上的不連續性,必須了解和控制各種結構(如線焊、覆晶晶片線路脫落、空洞、線跡彎曲、平面過孔線路、層疊拓樸結構和材料等)將會導致的後果,以確保最終性能。在很大程度上封裝的上述組件對傳輸線╱分散的影響取決於上升時間(或頻域中的頻寬),所以必須根據上升時間正確進行設計和特徵描述。

在高速IC封裝設計中,傳輸損耗是一個非常嚴重的問題。傳輸損耗分為兩類:趨膚效應損耗和介電損耗。趨膚效應損耗與頻率的平方根成正比,可能導致電導和分散損耗,在高頻條件下,嚴重的趨膚效應損耗會使訊號波形振幅降低。介電常數取決於頻率,在很高頻率下,基板層中的損耗材料會產生漏電現象,因此我們應採用損耗係數較低的介電材料,可透過模擬或測量來量化這些效應對插入損耗的影響。圖3:在IC/封裝協同設計過程中的電性模擬和驗證。

隨著系統開關速度增加,電磁輻射可能成為一個嚴重問題,並產生電磁干擾。儘管串擾也會導致電磁干擾上升,但兩者原理卻存在很大差異。頻率高達幾千兆赫的輻射可能經過訊號線、電源╱接地層或者電源╱地線傳導噪音,因而導致多個網路之間、單系統晶片之間或者多系統之間的性能降低。各種結構(例如封裝)的輻射難以預測,因而應預先在設計中引起注意。

為適應高速訊號數量的增加(約200個差分對)以及IC輸出輸入介面數量的上升(大約2,000個),封裝尺寸相應變大,並且採用更加緊密的線間距(通常是雙層焊盤的兩倍到三倍)、更長的線路或更小的突起間距,用於傳送周邊和核心訊號。在上文中,我們已經討論過體積更大的封裝以及它引起訊號線變長的後果,對於焊線封裝而言,有效線間距縮小可能導致耦合增加和串擾,而較長線路將大幅增加訊號路徑的感應係數,這一點與高速訊號的設計有直接的衝突。利用覆晶晶片封裝能夠解決一些問題,但又會帶來其它一些問題。與線路相較,使用焊點能夠大幅降低感應係數,當訊號離開基板上的晶片區域時,密集複雜的線路會再次互相感應,導致反射損耗和垂直耦合。為避免出現擁擠的突起焊盤區,可使用一些窄訊號線,從外部突起之間穿過,將訊號引到外面。這些窄的導線與突起、焊盤和過孔結合在一起,會使焊線產生類似的寄生感應。另外一種可選方法是直接將訊號經由過孔傳送到相應的線路板層,這需要一系列層疊過孔,並可能導致層疊中每個孔之間多處不連續(反射)。過孔間隔明顯大於突起間距,過孔本身也比較大,過孔密度增加可能產生垂直或過孔耦合,必須予以解決。此外,密度增加還可能造成電源和接地平面的間隙孔數量增加,我們必須考慮阻抗和寄生參數的變化,以及它們對通過過孔訊號的影響。如果我們注意了大量高速訊號的路由限制,就能夠全面降低封裝線路密度。

封裝中電源分佈也變得和晶片本身一樣重要,因為封裝密度增加後要適應IC縮小、更多噪音隔離和數量更多I/O交換等要求。必須設計和最佳化電源╱接地分佈,以控制IR壓降和地彈反射。應精心設計不同電壓的分割平面,以及所有關鍵電源╱接地網路(從晶片到背板、從晶片到封裝)的阻抗和電感。在IC封裝設計中,由於電源╱地分佈電感有限,所以靜態和動態IR壓降分析、同步交換噪音(SSN)分析成為必須的步驟,目的在於驗證設計。在越來越多情況下,我們可能採用解耦電容器提高電源╱地完整性,因而需要使用模擬和特徵描述功能。

解決方案

1.IC/封裝協同設計圖4:經過40cm背板後的3.215Gbps訊號模擬視圖。

在過去一年?,IC/封裝協同設計概念已經在半導體廠商中得到廣泛推廣。由於產品的密度、複雜性、執行頻率或數據傳輸速度均有所增加,IC和封裝受到了更多限制,當我們最佳化某一項指標時,很可能導致其它指標降低。IC和封裝設計方法必須相互融合,在工程設計過程中,應當明確設定各個協同設計階段。其中確定晶片焊盤╱突起佈局的時間非常重要,它應配合目前基板的採購週期,這樣高級設計實現才不會對產品發佈日程造成不利影響。

在協同設計階段,我們根據對最終IC和產品的要求制定互連和封裝性能目標。對於匯流排、驅動器尺寸、速度和電源支援條件不同的IC而言,如果不考慮封裝設計將無法確訂單元佈局和焊盤╱突起位置。在設計過程的早期階段,基板技術、層堆疊、關鍵訊號路徑、差分線路對處理、電源平面分割必須達成一致,以便對IC和封裝進行平行設計。真正的協同設計方法並非只是多種方法的混合,必須在各個方面進行權衡,以最佳化最終封裝產品的成本和性能。

2.模擬和測量

在IC/封裝協同設計過程中,我們必須在產品設計早期階段考慮電子封裝設計參數,如特性阻抗、延遲、電源平面電感等,然而在設計初稿完成之前,以及關鍵高速訊號封裝至少有部份存在3D路徑的時候,其它一些重要的訊號完整性指標尚無法精確測量。這些參數可以分為兩類,即頻域和時域。頻域部份包括回損、插入損耗、訊號串擾,通常以分散參數表示;此外還有IR壓降和電源╱地感應係數。時域部份包括回響、過衝╱欠過衝、延遲、串擾、訊號傳送時間、傳送時間偏差、抖動、比特誤碼率(BER)、訊號碼間干擾以及同步訊號交換導致的電源分佈SSN。必須正確了解頻域和時域對封裝設計影響,以確保IC訊號完整性。圖5:經過40cm背板後的3.215Gbps訊號實際測量視圖。

為準確描述互連和封裝的性能,我們使用了兩種方式,分別是電磁(EM)模擬和封裝測量,這些方法旨在為每個模擬步驟提供相同的測量(圖3),因而能夠在時域和頻域任何地方進行比較和校正。在模擬過程中,我們廣泛使用商用工具,以獲取複雜封裝結構的寄生參數。可能需要使用準靜態或全波解決方案,用於整個封裝或特定部份中,或者只用於關鍵網路,這完全取決於應用。此外,我們透過EM解決方案獲取等效電路,便於今後的電路模擬,尤其是時域分析。在測量階段,通常會設計測試夾具以便於測量,必須謹慎使用內建技術,以減輕夾具的影響。另外可使用向量網路分析工具,在測試和測試夾具下測量分散參數,然後從最初測試結果中獲取根據經驗得出的電路模型。此外也可採用時域反射器,將模擬和測量結果與可用封裝要求或產業規格進行比較。當所有路徑校準和糾正完成後,即可使用任何路徑或多工徑結構類比產品的性能,最大程度地降低風險、成本和設計時間。

3.產品性能驗證

在IC/封裝協同設計中,根據對IC和產品的要求確定封裝目標。我們將進行更高層次的產品均衡(如在高速性能與訊號密度之間)和產品架構焊盤╱突起佈局設計,並制定焊球圖。在封裝模擬和特徵描述過程中,我們將封裝性能與產品目標進行對比,從系統級模擬中獲取寄生參數,最終透過產品和系統級性能驗證確定IC和封裝設計是否成功。成品(或封裝測試晶片)的模擬和測試可為最終客戶提供經驗證的性能證據,並為合作和特徵描述過程提供反饋資訊。圖4和圖5的模擬和實測視圖說明了這一點,圖4顯示高速訊號(3.215Gbps,Serdes)從IC經過封裝和40cm背板後的模擬結果,圖5則顯示了IC、封裝和測試板的相應測量指標。將數據進行比較顯示出良好的一致性(320mV視圖張度,測得的視圖張度為326mV)。

對最終成品的成功而言,將IC和封裝模擬與特性描述融合到一個組件或系統模擬中的能力至關重要,除了讓客戶在系統應用中精確地模擬一種或多種產品的功能外,它還是端到端設計流程的最後一個環節。一旦產品模擬方法(尤其適用於包含多個高速訊號的產品)通過確定和驗證,即可確定各種IC封裝方式、設計方法及其優缺點。我們可以量化初始性能目標(阻抗匹配、回程╱插入損失、噪音和時脈預算)的有效性,以便持續改進端到端的協同設計,實現低成本高性能的產品。

作者:Melissa Grupen Shemansky博士


封裝與互連技術總監


Email: grupen@agere.com

作者:Michael DiBerardino博士


封裝模擬與性能技術經理


Email: mdiberardino@agere.com


Agere Systems公司




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