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射頻/無線  

設計與驗證複雜SoC中可合成的類比及射頻模型

上網時間: 2004年03月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:SoC  RF  模擬  射頻  模型 

設計用於SoC整合的複雜類比及射頻模組是一項艱鉅任務。本文介紹的採用基於性能指標規格來最佳化設計(如PLL或ADC等)的方法,可確保產生可製造性的強韌性設計。透過這樣的設計,開發者能在保證成本效益和不超過預算的前提下,高效、及時地將產品或元件投入市場。

對於目前複雜系統級晶片(SoC)設計,尤其是含有複雜模組如PLL或ADC等的設計,利用合成平台設計者能獲得以下好處:1.可根據性能規格來製作最佳的模組設計;2.可對性能與設計條件(如晶片面積與速度等)之間的折衷進行評估。

當使用者輸入性能指標規格時,合成平台透過將電路公式表示為凸起最佳化(convex optimization)問題,可同時對元件尺寸及佈局佈線合成進行最佳化。這樣,對設計者的挑戰就只有透過合成來驗證合成過的設計是否正確,以及能否滿足所有工作條件下的預期性能需求,而不必對每一個實例都進行詳盡的矽驗證。

我們都清楚,在減少晶片體積並使功能最大及功耗最小方面,設計者面臨著巨大的壓力。因此,可靠性餘量空間有所減少,這就使得強韌性類比及射頻IC的製造成為一項艱鉅任務。以下幾種因素需要關注:

1. 電路性能主要取決於電晶體的行為;圖1 金字塔驗證。

製造過程中的很小變動都會導致電路性能的極大變化。在生產期間,改變技術參數可導致電路失敗。針對可製造性設計目標是以設計為中心,以至於多數被製造的電路能滿足性能規格,同時還能使面積開銷最小化。這就要求不同製程下都需使用精確的電晶體模型

2. 由於諸如快速開關數位電路等而產生的基底噪音耦合,會大幅降低感應類比訊號的品質;

因此,設計者必須進行仔細的版圖設計以減少元件錯配及寄生效應,這對確保正確的電路行為極為關鍵。不像數位電路,類比電路要求設計者記住大量性能規格,因此對類比模組進行重新設計是一件非常耗時的工作。對於採用0.13微米及以下製程的設計來說,必須滿足HCE、NBTI及STI應力效應以獲得最佳的類比及射頻性能。在這些挑戰面前,旨在控制可靠性目標的現有商業工具卻不精確。

如何驗證強韌性?

透過考慮各種會反向影響製造成品率及性能的因素並將其整合在合成平台中,設計者可實現強韌性設計。

在描述電路行為及性能規格的相同公式中,設計者也可加入多種技術變量。如果邊界設計可行,則意味著只要設計處於可行性範圍內,即無需對每一種新的實例進行驗證。

提高成品率的一項傳統策略是執行多次Monte Carlo模擬,但Monte Carlo分析卻是一項保證成品率最最佳化的艱苦工作。

Monte Carlo分析可製作一批具有容差元件的電路,並對電路性能進行統計測試。每一種電路都由多個元件(從與用戶定義容差及分佈類型相匹配的大批元件中隨機選出)構成。其結果是一條設計約束分佈曲線。從此數據可分析出可靠性、成本及製造電路的能力。此概念是在最佳化程式中使用多次Monte Carlo模擬。

該迴路的組成為:先由最佳化器推薦一種候選電路,然後再由評估引擎對每一候選電路的品質進行評估。如此循環反覆,直至滿足規格指標為止。此過程被稱為設計中心化方法,實際上只能用於後設計最佳化。一些商用工具採用SPICE及一個或一組數值搜索引擎。最佳化者可以是:設計工程師;模擬退火法(Simulated annealing);牛頓法(Newton's method);或任何其他類型的經典最佳化方法。

不用說,Monte Carlo方法是一種CPU密集型的方法,實際上不可能用於超過數十個電晶體的電路設計中。更重要的是,該方法要求類比電路設計者及最佳化專家進行以下工作,即:先由經驗豐富的類比設計者輸入SPICE架構及測試基準,然後再由最佳化專家選擇步驟規模、搜索空間及搜索方法。總而言之,Monte Carlo方法要求由專家來對資源進行規劃,而且極為耗時,所有這些因素使得我們需要一種最佳化成品率的新方法。

凸起最佳化

類比及射頻元件(如鎖相環及資料轉換換器等)的電晶體行為及性能指標,都能用設計變量的多項式來表示。(見圖2)

如果設計者將其設計問題表示為幾何程式,則他能製作一種特殊類型的凸起最佳化問題。最終解決方案完全獨立於起始點(甚至起始點不可行,且不可行指標能被清楚地檢測到)。設計者能獲得非常有效的整體最佳化法所帶來的好處,即使是很大的問題,他也能獲得迅速運算出來的結果。如果有這樣的解決方案,則保證程式能獲得收斂。事實上,這是一種能決定全局最佳化設計快速合成方法。

透過改變變量並考慮相關函數中的標記,幾何程式可用公式被重新表示為一種凸起最佳化問題。在使用幾何程式對電路建模時,設計空間被表現為一種凸起集(convex set),而凸起問題則具有特殊的性質:它們的可行集就是凸起。

製作更強韌的類比電路

正如我們所知,電參數(如電晶體增益等)中的統計變化是由製造製程中的變化所致,並能影響電路的性能及成品率。通過保證製造及電路設計之間的緊密耦合,合成平台可產生出強韌性設計。表1:與製程有關的指標。

這些製程變化是由於隨機製造變化所致,且傳統上都被合併到製程模型中。例如,在製造元件時,摻雜擴散或沈積中的非一致性條件,可導致氧化厚度及擴散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水準的變化等,都會對閘限電壓值造成影響。光刻蝕製程中的解析度可引起MOS電晶體中的W/L改變。而這些參數改變又會引起電參數(如表面電阻及閘限電壓等)發生變化。

例如,用500 MHz統一增益頻寬來將運放限制在一個特定功耗上。為滿足這一約束條件,可在多個製程階段對設計進行最佳化,並且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內。表1列出了一些與製程有關的指標,這些指標作為最佳化程式的一部份被包括到合成平台中。

現在對表1中所列的參數進行說明。電源電壓變化百分比可進行設置,例如設為10%。在1.8 V電源上,最佳化可保證所有指標都能在1.62V及1.98V(亦即Vdd ± 10%)上達到。例如,當功耗在1.98V上為最差情況時,飽和餘量將在1.62V上為最差情況。如果任何內建電阻的百分比變化都為20%,則最佳化可保證所有指標都能在± 20%電阻值上達到。由於電阻適用於電壓參考及迴路濾波電路中,並由此而對製造成品率產生很大影響,因此最佳化時將考慮參考電流變化及其穩定性餘量。

在選擇強韌設計製程階段時,應按以下要求進行:

.每一製程階段都必須能保持每一項指標,且報告指標值為所選階段的最差值;

.針對目標的報告值在所有階段上都應為最差值。

參數匹配

除不同晶圓批次之間的製程變化外,類比設計者們必須密切注意元件性能,因為同一晶片上的元件性能也會有變化。

電晶體及電路失配對類比設計性能的極限有極大的影響。像資料轉換器解析度、運放的CMRR及PSRR等典型性能參數,都取決於電晶體的匹配。這些匹配(或失配)效應可嚴重地影響設計強韌性。

設計者可利用電晶體閘限電壓中的失配來運算設計中的噪音成分。他既可將這種失配建模成針對特定電晶體的閘限電壓及針對該製程的額定閘限電壓的變化,也可將這種失配建模成具有與元件面積成反比偏差的隨機變量。他可將標準電流偏差建模成特定電晶體飽和電流Id,sat與該製程中電晶體額定飽和電流Id,sat之間的一個百分比變化。由於製造過程中的隨機變化,位於差分對兩邊的電晶體將在閘限電壓及飽和電流中表現為失配。

噪音及電源變化

像噪音及電源電壓變化這些因素,它們對類比及射頻設計影響比對數位設計影響要大得多。例如,類比設計中的增益及頻寬等一級參數能被很好地滿足。但由於有噪音,因此像SNR這些指標就不能很好地實現。

最佳化設計不僅必須能在噪音環境下具有強韌性,而且還應能抵抗電源變化。為滿足這些約束條件,合成平台允許用戶針對任何環境對設計進行調整。以下說明利用PLL中的累積電源抖動(在Vdd上步進10%)來抵抗電源電壓變化的例子。

當加上這種步進時,理想參考時脈與輸出時脈之間的瞬時相位誤差將開始累積。經過一段時間之後,迴路將作出反應,並開始將這些訊號驅動回相位調整中。這項指標代表電壓步進後的最差瞬時相位誤差。為具有強韌性,假設電壓步進的上升時間遠小於參考周期。事實上,任何一種內建電壓步進都很可能具有短得多的上升及下降時間,因此能提供遠優於此項指標的性能。

其實設計可能對一種噪音比對另一種噪音更加脆弱。解決方案是,用戶先對環境進行評估並確定出最大弱點,然後將約束設定為一個低值,再確定下一個最大弱點並將其設定到稍高一點的值。最佳化程式試圖匹配所有約束條件,而將最重要約束設為最緊值且將最不重要約束設為寬鬆值,能使最佳化程式大幅地滿足設計要求

寄生

使用合成平台的設計者,通過將寄生效應建構到最佳化模型中,還能在開始最佳化時將所有寄生效應包括在內,並借此消除設計過程中的不確定因素。這些模型被建構成能處理與元件及其互連有關的不必要的電阻、電容器及電感效應等訊號完整性問題。設計者能對相鄰連線間互耦這樣的效應進行建模,如果這些因素影響到性能,則合成平台中的程式演算法將把這些因素考慮到電路佈局中。

佈局佈線表2:金字塔驗證中的PLL 250MHz矽結果

合成平台利用幾何程式來控制電路佈局,以達到系統性能目標。這些問題涉及到元件、模組、底層規劃及佈線等。為達到類比及射頻電路所需的性能指標,可考慮以下電路佈局佈線約束。

對稱約束:一個元件可被約束成以水準或垂直軸線為中心;兩個同樣大小的元件可被約束成相對軸線為鏡像。

鏡像節點:可圍繞軸線對節點進行鏡像。

節點匹配:可將標記(佈局擴展)增加到佈線中,以使兩個節點的水準及垂直金屬長度整體上均衡。

對齊:兩個元件可被約束成互相沿頂部、底部、左或右對齊。

電容器約束:這能通過彎曲佈線長度來限制佈線與基底間的電容器。

IR壓降約束:佈線器將對電源軌道尺寸進行規定,以將IR壓降值限制在指定的數值上。

對元件生成器中的另一個重要考慮是中間數位化,這能減少元件電容器,並確保有對稱的電流方向、保護環(guard ring)及虛擬(dummy)結構等。圖3顯示了為類比或射頻設計所生成的元件例子。

如何驗證類比設計強韌性

Barcelona公司可保證對每一最佳化實例的強韌性驗證都能通過使用驗證金字塔來完成,並已將它應用檢驗0.18及0.13毫米合成平台上。正如我前面所提到的,利用這種驗證金字塔使我們既能避免設置及執行Monte Carlo模擬的艱辛,又能避免執行多種矽製造製程的昂貴。

我們的驗證金字塔分為4層。第1層:我們先基於試驗及試探法設計來選擇指標規格。設計規格空間由主要指標的無關聯掃描來覆蓋。在PLL的例子中,就是抖動、功率及靜態相位誤差。我們將試探性標準用於考慮了各指標相關性的柵格的定義。

我們進行一系列最佳化來使這一合成平台的功能合格。此過程包括將試驗方案的數量從3個增加至49個。試驗方案被定義成從1至7選擇製程階段、將電源從其額定值上變化10%、將內建多晶矽電阻從其額定值上改變20%以及選擇三種VCO頻率等。

第2層:我們通過檢查可從SPICE模擬上擷取的參數與從合成平台上預計的參數之間的相關性來從第1級上檢驗最佳化設計精密度及功能是否合格。

我們特別強調對類比電路模組進行SPICE模擬。例如,對於VCO,我們同時在低及高頻上對以下內容進行模擬:功耗飽和餘量、頻率範圍、kVCO增益、PSRR、(kVdd)。

第3層:我們期望能提供由合成平台預測的指標規格與在宏觀層次上所擷取模擬之間的相關性。

為保證指標能準備好用於製造,我們要求該合成平台能產生沒有版圖與原理圖誤差的GDSII數據。我們還要求不能違反任何半導體設計規則。

類比設計中使性能下降或者甚至造成設計失敗的一個主要問題是寄生效應。

第3層驗證包括對自動GDSII版圖的寄生預測。第2層指標選擇是基於覆蓋頻率與低抖動範圍、低功率PLL並針對相應的頻率範圍和覆蓋以下應用的矽樣片進行,這些應用包括:消費多媒體、無線及有線通訊、微處理器及ASIC。

第4層:合成平台驗證的最後一步是矽確認。這裡的目標是透過矽中的三項合格性驗證來確認第1層的嚴格及強韌性。選擇第3層設計。表2及表3給出了在TSMC的 0.18 μm邏輯製程上生產的兩種PLL的關鍵參數。顯示結果是針對最差情況下的製程、電壓及溫度變化。大約在幾小時內即可產生出GDSII版圖,且無需任何改動即可直接提交給晶圓代工廠。

作者:Navraj Nandra


全球應用總監


Barcelona Design公司





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