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EDA/IP  

一種基於電流源模型的SoC電源分析與驗證方法

上網時間: 2004年08月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:片上系統  電源電壓降  地電壓反彈  電遷移  電源網格 

可靠的電源分析和驗證方法已經成為SoC成功設計一個關鍵因素。本文分析了SoC的電源設計中IR壓降、電遷移等問題的產生原因,並基於VoltageStorm電源驗證流程介紹了分析驗證方法。

目前的SoC設計日益複雜和龐大,在0.13um製程下,一個SoC可能有高達上千萬的邏輯閘,整合多個數位或類比模組,晶片面積達到15mm×15mm。這樣的SoC對其內部的電源設計提出了新的要求,由於電源設計不善而導致整個晶片設計失效的問題更加突出。據概略的統計,在0.18um和更先進的製程下,有79%的積體電路設計會遇到電源設計問題,高達54%的設計會因此而失敗。電源設計已經成為SoC設計成功與否的關鍵因素之一。

SoC中的電源設計與分析

工程設計中,在SoC模組的佈局階段完成整個晶片的電源佈局,然後根據後續的分析驗證結果並加以修正。首先,根據SoC晶片的面積和功耗要求,確定所需的電源PAD的數量;然後,在選定的電源層上設計電源網路,最終形成一個上下兩層縱橫交錯的網格結構,我們稱之為電源網格(power-grid)。

在0.25um製程以前,一般都將晶片上的電源網格(包括電源訊號和地訊號)當作理想網路對待。實際上,這種假設在工程設計上是不存在的,尤其當積體電路製程演進到0.18um及以下的超深次微米時,包括電源網路在內的所有互連線的阻抗特性非常明顯。由於電源網路互連線的電阻、電容器、電感的存在,導致了電源網路上的電壓波動,電壓值將不再是穩定不變的單一值了,這就是本文要討論的電源電壓降(IR-drop)和地電壓上升或稱為反彈(ground-bounce)。(為簡單起見,以下的‘電源’包括電源訊號VDD和地訊號VSS;‘IR壓降’包括VDD上的電壓降和VSS上的電壓反彈)。

除了電壓波動,電源網路連線上所能承受的電流能力也是電源設計中必須考慮的問題。對於作為互連線的金屬層來說,在一定的製造製程下,在它上面所能允許流過的最大電流是有一定的限度的,否則過大的電流將會導致金屬連線在一段時間的大電流流過之後熔斷,導致晶片失效。這種現象稱之為電遷移(EM)。

IR壓降分析

IR壓降是指出現在積體電路中電源和地網路上電壓下降或升高的一種現象。隨著半導體製程的演進,金屬互連線的寬度越來越窄,導致它的電阻值上升,所以在整個晶片範圍內將存在一定的IR壓降。IR壓降的大小決定於從電源PAD到所運算的邏輯閘單元之間的等效電阻的大小,如圖2所示。

當有開關動作時,假設邏輯閘單元G4的電源PAD處的電壓為VDD,G4所消耗的電流為I4安培,而其它邏輯閘單元的電流都為0,電流I4透過電源網格從外部電源流向G4。那麼邏輯閘單元G4處的VDD上的IR壓降為:





邏輯閘單元G2的VDD上的IR壓降為:





因此,SoC設計中的每一個邏輯閘單元的電流都會對設計中的其它邏輯閘單元造成不同程度的IR壓降。如果連接到金屬連線上的邏輯閘單元同時有翻轉動作,那麼因此而導致的IR壓降將會很大。然而,設計中的某些部份的同時翻轉又是非常重要的,例如時脈網路和它所驅動的暫存器,在一個同步設計中它們必須同時翻轉。因此,一定程度的IR壓降是不可避免的。

IR壓降可能是局部或全局性的。當相鄰位置一定數量的邏輯閘單元同時有邏輯翻轉動作時,就引起局部IR壓降現象,而電源網格某一特定部份的電阻值特別高時,例如R14遠遠超出預計時,也會導致局部IR壓降;當晶片某一區域內的邏輯動作導致其它區域的IR壓降時,稱之為全局現象。

IR壓降問題的表現常常類似一些時序甚至可能是訊號的完整性問題。如果晶片的全局IR壓降過高,則邏輯閘就有功能故障,使晶片徹底失效,儘管邏輯模擬顯示設計是正確的。而局部IR壓降比較感應,它只在一些特定的條件下才可能產生,例如所有的匯流排數據同步進行翻轉,因此晶片會間歇性的表現出一些功能故障。而IR壓降比較普遍的影響就是降低了晶片的速度。試驗顯示,邏輯閘單元上5%的IR壓降將使正常的閘速度降低15%。

電遷移問題

金屬電遷移問題用來表示導致晶片上金屬互連線斷裂、熔化等的一些失效原因。當電子流過金屬線時,將同金屬線的原子產生碰撞,碰撞導致金屬的電阻增大,並且會發熱。在一定時間內如果有大量的電子同金屬原子產生碰撞,金屬原子就會沿著電子的方向進行流動。這將會導致兩個問題:第一,行動後的原子將在金屬上留下一個空位,如果大量的原子被行動,則連線斷開;第二,被行動的原子必須停在某一個地方,如果這些原子停在某個地方使別的金屬連線短路,則晶片的邏輯功能就被改變,因而產生錯誤。

電遷移是一個長時間的損耗現象,常常表現出經過一段時間後晶片有時序或功能性錯誤。如果晶片中某一根連線是唯一的,那麼當產生電遷移問題以後,會導致整個晶片的功能失效。如果一些連線本來就有冗餘設計,例如電源網路,當產生電遷移問題後,其中的一部份連線會斷開,而其它部份的連線就會承受較大的IR壓降問題。如果因為電遷移而導致了線路間的短路,那整個晶片就失效。

基於VoltageStorm的電源驗證流程

Simplex公司(屬於Cadence公司)提供了一整套電源分析、驗證的工具,能夠幫助設計工程師可靠地完成整個電源設計。它基於一種電流源等效模型,首先擷取電源網格上的寄生參數,並將設計中的每一個MOSFET等效為一個電流源(見圖2),並運算出每個MOSFET的帶狀電流(tap-current),然後用VoltageStorm對電源網格做IR壓降和EM方面的分析驗證,並產生最後分析的結果以備工程師檢查所設計電源網格是否符合預期要求。

VoltageStorm支援層次性設計,對某一模組分析後的結果可以產生VoltageStorm的格式庫,直接作為下一級設計輸入,這樣可以節省下一級設計分析時間。VoltageStorm支援命令格式文件流程,設定好相關參數以後(例如分析需要的庫文件,設計中每個元件的功率文件,所需要分析的電源網路名字及其電壓大小等),就可以運用VoltageStorm完成整個分析驗證。一個簡單的命令文件如下(以#開頭的文字為注釋):

#設置分析所需要的特定的庫文件


setvar library_name ./example_dv


#設置子模組的分析模式,有port、floorplan、detail等模式。


use_cell_view pattern * port


use_cell_view pattern SPARCDSP_CORE floorplan


#設置分析對象的電源供給文件


setvar powerpin_location_file ./dsparc_vsrc.cmd


#設置分析對象中所有子單元/模組的功耗文件


instance_power_file avg 3.3 ascii ./dsparc_inst_power.dat


#設置需要分析的電源訊號(VDD或VSS)和分析類型,ir代表做IR壓降分析,em表示做電遷移分析


analyze vdd 3.3 avg 3.0 ir em


# 結束


分析後的圖形化結果如圖3,不同的顏色表示不同的IR壓降/EM的範圍。顏色越深,表示IR壓降/EM問題可能越大。

作者:鄔少國


高級設計工程師


世芯電子公司





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