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QDR-II SRAM的功能特性分析及應用中的端接方法和時脈策略

上網時間: 2004年10月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:QDRTM-II  SRAM  QDR-II  QDR  高頻寬SRAM 

QDR-II SRAM是用於高速、高頻寬作業的理想記憶體,這種在兼顧了不同相容性以及高性能的記憶體蘊育著記憶體市場的下一次革命。本文詳細介紹了QDR與QDR-II在工作頻率和架構上的差異、QDR-II的功能及特性、兩種端接實現方法及時脈選擇策略。

四倍數據速率(Quad Data Rate,QDR)SRAM技術由Cypress、瑞薩、IDT等公司共同定義並開,並主要針對高性能通訊應用。新型QDR-II架構是對該聯合開發小組研製的QDR系列高性能網路和通訊SRAM產品的一個補充。

圖1:18Mb(x18)QDR-II(2脈衝串)元件內部功能框圖。目前,人們對高頻寬記憶體的需求成長迅猛,對於這些高速(數據速率高於200MHz)網路路由器、集線器和交換機來說,現行的記憶體標準正成為瓶頸。高頻寬記憶體是這些系統的要求之一,QDR同步管線突發數據記憶體是專為滿足這些要求而設計。QDR/QDR-II SRAM不僅大幅增加了系統記憶體頻寬,而且還可作為針對這些高性能網路系統中的查找表、鏈接列表和控制器緩衝記憶體的記憶體解決方案。

QDR與QDR-II的差異

QDR-II是專為滿足具有高數據速率要求的網路應用而設計SRAM。表1總結了QDR-II的主要性能特點。

QDR-II架構是在最初的QDR規格的基礎上發展而來的,可在非常高的工作頻率下提供更高的頻寬,並簡化數據傳送。

QDR-II與QDR架構的主要差異包括增加了DLL,以及額外的半個周期延遲(最初的QDR為1個周期,QDR-II為1.5個周期)。這些變化的結果是使時脈至數據有效時間Tco在167MHz的頻率條件下從3.0ns縮減至0.45ns,使數據有效窗口增大,因而提高系統時序性能。另一個結果是出現一個用於實現可靠數據獲取的源同步回送時脈(Echo Clock)。

QDR-II的功能

QDR-II架構包括兩個用於對記憶體陣列進行存取的獨立埠,分別為一個讀埠和一個寫埠,利用一根公用地址匯流排來實現對每個埠的存取。QDR-II採用了兩個輸入時脈(K和K#),在兩個時脈的上升沿鎖存輸入數據。一對可選的輸入時脈(C和C#)負責控制輸出數據暫存器,並決定何時從元件中讀出數據。圖2:18Mb(x18)QDR-II(4脈衝串)元件內部功能框圖。

控制訊號包括WPS#(寫埠選擇)、RPS#(讀埠選擇)和BWSx#(位元組寫選擇)。置位(asserting)WPS#將啟動一個寫作業,置位RPS#將啟動一個讀作業,BWSx#用來執行位元組選擇寫作業。雖然2脈衝串和4脈衝串QDR-II採用相同的控制訊號,但這兩類元件的地址速率和寫數據是不同的。

2脈衝串 在一個2脈衝串元件(圖1)中,一個寫作業和一個讀作業可以在相同的時脈周期啟動。由於寫埠和讀埠共用相同的地址匯流排,因此2脈衝串QDR-II採用的是一種雙倍地址速率(double-address-rate)作業。讀存取和寫存取分別透過在K脈衝的上升沿置位RPS#和WPS#的方法來啟動。讀地址被鎖存於K脈衝的相同上升沿,而寫地址被鎖存於K#脈衝的上升沿。兩個寫數據字在相同的K和K#脈衝上升沿輸入SRAM。兩個讀數據字則在K脈衝上升沿之後的一個半周期從SRAM輸出。

4脈衝串 在一個4脈衝串元件(圖2)中,在K時脈脈衝的每個上升沿啟動一個讀存取或寫存取。寫存取是透過在K脈衝的上升沿置位WPS#來完成的。寫地址被鎖存於相同的K時脈脈衝上升沿。從K脈衝的後一個上升沿開始,4個連續的數據字被鎖存於K和K#脈衝的上升沿。讀存取是透過在K脈衝的上升沿置位RPS#來完成的。讀地址被鎖存於相同的K時脈脈衝上升沿。在下一個K時脈脈衝上升沿之後,透過將C#脈衝(而在單時脈模式中則是K#脈衝)的上升沿作為時脈基準的方法來在輸出數據埠上輸出4個數據字中的第一個。其餘的3個數據字則在隨後的3個C和C#脈衝(在單時脈模式中則為K和K#脈衝)的上升沿輸出。數據訊號的有效脈衝沿與CQ和CQ#回送時脈脈衝的上升沿嚴格匹配。圖3:源阻抗匹配端結方案。

對於單時脈模式中的作業,C和C#時脈輸入需要從外部連接至Vdd。選擇單時脈模式還是雙時脈模式應在啟動任何存取作業之前確定。

主要特性分析

1. 輸出阻抗匹配電路

阻抗匹配電路使得用戶能夠設定QDR-II SRAM的輸出驅動器的強度。阻抗匹配是透過在ZQ接腳和地之間連接一個電阻器的方法來實現的,ZQ電阻器的阻值應為所需輸出阻抗的5倍(在25Ω至70Ω之間),阻抗匹配電路的精確度約為±15%。該特點使得用戶能夠對元件的驅動強度進行微調,以便與傳輸線阻抗相匹配。

2. 源同步回送時脈(CQ和CQ#)

CQ和CQ#是以幫助記憶體控制器對來自QDR-II SRAM的讀數據進行鎖存為目的而產生的自由振盪輸出時脈。CQ和CQ#是由把C和C#(在單時脈模式中則為K和K#)作為輸入基準時脈的內部DLL產生的。這些回送時脈的上升沿與有效數據嚴格匹配。數據在回送時脈上升沿之後擁有300ps的最大保証時間(250MHz元件)。

3. 分離的讀和寫埠

QDR-II SRAM具有分離的讀和寫埠。透過這些讀寫埠,QDR-II元件可以同時執行讀和寫作業,而沒有死周期(dead cycle),這是由於採用了分離I/O架構的緣故。其它的共享型I/O架構有可能需要用於避免匯流排競爭的‘等待狀態’。該特點使QDR-II擁有了超越共享型I/O記憶體的頻寬優勢。對於讀/寫作業數均衡的應用,QDR-II可在相同的頻率和數據匯流排寬度條件下提供最高的頻寬。QDR-II的分離型I/O為執行交替式讀/寫作業提供了100%的效率,即一個讀作業對應一個寫作業。

端接技術表1:時脈策略總結。

這?討論適用於QDR-II SRAM的兩種不同端結方案:使源阻抗與傳輸線阻抗相匹配;至Vtt(Vtt=端接電壓=Vddq/2)的主動上拉端接。圖3為一種驅動器的源阻抗與傳輸線阻抗匹配的端結方案。圖4為一種主動並聯端結方案,這?,端結電阻(R1=Zo)被連接至端結電壓(Vtt)。不過,該方案需要一個能夠吸收和供應電流的獨立電壓源(端結電壓Vtt),以便與輸出傳送速率相匹配。

上述的兩種技術均為可行的解決方案,究竟選擇哪一種應當根據走線(傳輸線)的長度和工作頻率來決定。對於較長的傳輸線(超過2.5英寸),建議在負載端採用主動上拉端結方案。當走線長度很短時,如果源阻抗與傳輸線阻抗匹配(圖3),則往往能夠消除反射。當走線較長時,反射往往會佔主要地位。在這種情況下,建議將傳輸線端結於負載(圖4)。這樣做將能夠消除反射,並在接收器上提供更加優越的訊號完整性。

時脈策略

對於系統架構設計師而言,在使用QDR-II產品時可以採用幾種時脈策略。QDR-II產品具有多個時脈訊號,它們包括K和K#時脈、C和C#時脈以及CQ和CQ#時脈。

1. K和K#時脈是用於對輸入數據、地址和控制訊號進行鎖存的偽差分輸入時脈。當QDR-II SRAM處於單時脈模式時,它們也作為輸出數據的時脈。


2. C和C#時脈是輸出數據時脈,為偽差分輸入時脈。


3. CQ和CQ#時脈是與QDR-II的輸出時脈C和C#(在單時脈模式中則是K和K#)相同步的自由振盪時脈。

接收器上的數據可以採用K和K#時脈以及C和C#時脈或者CQ和CQ#時脈來‘鎖存’。

時脈策略選擇方案匯總如下(表3)。對於任何高於200MHz的頻率,強烈建議使用回送時脈。

作者:Kannan Srinivasagam


David Mahashin


Cypress半導體公司

圖4:主動上拉端結方案。




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