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混合驗證模型已成為ASIC驗證的主要方式

上網時間: 2005年01月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:ASIC Verification  ASIC驗證  hybrid verification model  混合驗證模型 

過去十年間,半導體產業見證了眾多用於設計及驗證的高級語言發展,且這種發展還混雜著各種用於ASIC設計周期各步驟單點工具的出現。與此同樣重要的是,製程尺寸的持續微縮已能實現數百萬閘的系統單晶片(SoC),也為開發流程增加了另一種程度的複雜性。

這種語言、工具、知識產權(IP)與方法學的組合已將傳統ASIC設計周期改變成‘混合模型’(hybrid model)。由於目前並沒有現成的選用指南,可以針對每一個設計階段來協助我們如何選用最佳的設計方法,故許多半導體廠商開始採用混合方法來降低風險及縮短上市時間。

驗證要消耗晶片設計周期中60-70%的資源。ASIC設計流要求在各個抽象層次上(從架構到電路原型)進行驗證。工程師們所面臨的挑戰是檢查多種抽象的規格相容性。以其自然屬性,驗證流程語言、方法學以及系統單晶片(SoC)在尺寸、功能及應用方面的複雜性。

圖1:由於驗證時間成為主要的關注因素,
混合驗證模型經常是一種可行的選擇,
因為它能處理驗證過程中的所有參數。

今天,隨著更多的嵌入式軟體被增加至系統中,軟體開發商在有實體原型之前不能取得目標硬體。這導致了對驗證方法學(如可再利用方法、受導向或覆蓋驅動的方法以及共同驗證等)的共同指導方針的需求。

硬體驗證正變得更具挑戰。一項由Collett國際調查機構執行的調查顯示,只有40%的設計無缺陷,而有60%的設計具有邏輯或功能上的缺陷。有20%多的設計要求進行一次或多次硬體再設計。有趣的是,有50%的時間是花在驗證上。

由於沒有‘萬能良藥’來解決所有驗證問題,故目前SoC設計大部份驗證過程均採用混合驗證模型。我們在eInfochip的設計驗證上也採用這種模型。

整體而言,在整個驗證過程中有四個主要抽象,即:架構驗證、各介面的功能驗證、使用驗證IP與聲明(assertions)、正式驗證及虛擬原型。

我們選擇SystemC來用於DMA及封裝塊等的架構驗證。在SystemC中,硬體構造是作為類別庫存在於C++中,且能實現高達10k周期/秒的周期精確驗證。

架構驗證的基本目的是驗證定製DMA及專用封裝模型。總體性能及功能正確性是根據SoC規格來檢驗。SystemC的硬體構造便於實現執行時間及吞吐量等受建模性能驅動的方面。

由於專用設計模組可在內部獲得,故能執行功能驗證,以便使用現成驗證IP─eVC(電子驗證元件)。PCI-X及光纖通道eVC與整個測試基準及記憶體整合。

eVC的關鍵優勢在於受覆蓋驅動的再使用方法。利用測試基準的覆蓋模型(而不是撰寫數千種測試方案),有助於確定測試列表中的遺漏情況。SpecmanElite的內建隨機產生機制可產生所有可能的情況。少數幾種測試方案即足以管理並修改整個測試基準。

測試基準包括在每一處理上執行數據比較並確保數據檢查的記分板特性。聲明(assertions)被廣泛地用來定製DMA及無缺陷封裝等專用模組─因為沒有驗證IP可用。RTL擁有用於協議驗證以及時序級訊號檢查的內建聲明。

執行正式驗證可保證閘級驗證,並檢查RTL與閘級之間的功能特性。

在虛擬原型建模中,利用專門製造的板卡可將整個SoC RTL轉換為多個FPGA。插入至硬體平台中的板卡上具有PCI-X匯流排及光纖通道連接元件,以產生並執行即時流量。幾種關鍵應用測試被用來檢驗第一種矽晶片(亦即FPGA原型)上的即時功能。

除了這些優點以外,混合驗證模型也可能包含了以下的風險:

•多種方法學的整合;


•多種語言對環境/驗證模擬的影響;


•由於對作業系統的多次呼叫而產生程序;


•每種語言或工具會需要不同的特性功能;


•需要選擇符合相容性需求的正確工具;


•查找缺陷的成本/效率比,以及由於功能缺陷而導致的再設計等。

由於驗證時間成為主要的關注因素,故混合驗證模型經常是一種可行的選擇,因為它能滿足驗證過程中的所有參數。下一步便是將混合模型轉轉換成統一模型。

Nilesh Ranpura (nilesh.ranpura@einfochips.com) 是eInfochips公司ASIC驗證部總監。

作者:Nilesh Ranpura


eInfochips公司ASIC驗證部總監





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