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Aldec發佈可加速系統級驗証的模擬技術

上網時間: 2005年04月27日     打印版  Bookmark and Share  字型大小:  

關鍵字:aldec  systemc  vhdl  Riviera 2005.04  hdl debugging 

Aldec公司發佈了具有全新系統級模擬引擎和提升了SystemC除錯功能的系統級平台(SLP) Riviera 2005.04。該系統級平台採用一種為用於系統級驗証而設計全新模擬技術。

此系統級平台整合了完全重新設計模擬引擎,可有效縮短閘級和時序驗証模擬的執行時間。利用SLP,Riviera能對包含Verilog網表的任何設計進行模擬,並自動在新的SLP引擎和標準模擬引擎之間分配模擬任務。

除了Verilog性能外,新版Riviera還透過最佳化Vital庫,使VHDL時序模擬執行時間縮短了3倍。Riviera 2005.04擴充了對SystemC的支援,允許保存SystemC訊號的歷史紀錄,並由Riviera模擬資料庫(.asdb)顯示。

而除了Simulink介面,Riviera還提供了與Matlab同時模擬的功能。其介面將數學運算、分析、可視化、演算法開發環境和HDL硬體建模和模擬環境完全連接了起來,因而能夠直接調用或實現Verilog或VHDL中任何內部函數及M語言函數的可視化。

Riviera 2005.04還能為VHDL生成VCD輸出,為工程技術人員提供了產業標準列印格式的模擬結果。支援Unix、Windows和Linux,採用不定作業系統使用授權的Riviera 2005.04現已開始供貨。Aldec公司的網站可提供免費評估版本。





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