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業者共同合作提供90奈米低功耗晶片的設計解決方案

上網時間: 2005年05月10日     打印版  Bookmark and Share  字型大小:  

關鍵字:CADENCE 

隨著進入90奈米製程帶來的設計複雜度與功耗挑戰,半導體業者已多次呼籲,這必須藉由各產業鏈中的業者共同合作,才有可能解決。日前,包括由應用材料(Applied Materials)、ARM、益華電腦(Cadence)、台積電(TSMC)等廠商組成的‘矽晶設計鏈計畫’(Silicon Design Chain Initiative)宣佈,已合作開發與驗證低耗電設計技術,並據稱經測試後,此技術在90奈米設計上可節省多達40%的耗電量。

Cadence 公司策略性第三方計畫總監Mike McAweeney指出,對一般的設計人員來說,有效的低功耗設計是非常困難達成的,因為這牽涉到包括IP業者、EDA廠商、設備供應商、晶圓代工業者等整個半導體設計鏈。也因此,應用材料、ARM、Cadence和台積電等業者,共同合作組成矽晶設計鏈計畫(Silicon Design Chain Initiative),希望能提供一完整的設計流程來解決目前業界遭遇到最困難的奈米設計問題。

Cadence公司設計鏈計畫(Design Chain Initiative)技術總監George Kuo也表示,“這次的合作,希望能解決兩方面的功耗問題,一個是漏電功耗、一個是動態功耗。”漏電功耗是指即使當電子產品的電源關閉時,仍然繼續流失電力,後者則是當多個電晶體切換開關,以執行不同功能時所消耗的功率。

Mike McAweeney解釋說,“以動態功耗來說,可以透過時脈樹與Latches、I/O設計、記憶體區塊、以及邏輯設計等方式來改善。其中以時脈樹與Latches的效果最佳。而在漏電功耗方面,可透過製程變異、拓樸設計、執行環境、狀態設計等方式來改善。”

在此次的合作當中,為了降低漏電功耗,ARM提供了兩種不同的單元庫設計,希望透過不同的漏電電壓,來改善製程變異對漏電功號的影響。ARM 公司IP技術資深架構師Rob Aitken指出,新的單元庫設計可以在進行RTL合成時,同時針對功率、時序、以及晶粒大小進行最佳化,降低的漏電功耗達到37%。

而在動態功耗方面,Cadence與ARM發展出一套新的方法,可以將level shifter插入到多重供應電壓(multiple-supply-voltage,MSV)設計中。並透過Clock Gating的方式,將不使用的電路予以關閉,來降低動態功耗。

進行MSV設計需要準確的延遲模式,以便分析電路單元在不同電壓操作下的情況,並計算電源下降(IR drop)對延遲的效應。由於傳統的非線性延遲模型已經不敷使用,因此Cadence發展出有效電源模型(ECSM),來支援多重電壓設計。

George Kuo表示,“由於ECSM能夠在不同的電壓條件下,進行時脈分析,因此,利用ECSM,能夠在SPICE模擬0.5%的誤差範圍內預測出電壓變異以及IR drop對延遲的影響,這將有助於得到更快的時脈收斂。”

這個簡化的方法結合了如Cadence Encounter數位IC設計平台、Encounter RTL Compiler合成技術、Encounter CeltIC NDC(奈米延遲計算器)訊號完整性分析及VoltageStorm電源分析,以及透過lib_ecsm library views、以Cadence的Effective Current Source Model (ECSM)格式支援的ARM Artisan標準元件資料庫及記憶體。

最後,這幾家業者以ARM1136JF-S測試晶片來驗證此低功耗設計的效益。動態電壓減少37.9%、漏電電壓減少46.7%,整體晶片的供耗降低達到40.3%。

Mike McAweeney強調,“這項低功耗90奈米設計鏈計畫的重點在於,要將這種設計方法帶到主流應用中,設計人員不必一定是電源設計的專家,才能達到這樣的低功耗設計。”他並預期,從今年起,藉由這樣的業界合作,將能夠在不影響現有RTL設計流程的情況下,使低功耗設計設計方法成為主流。

作者: 勾淑婉





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