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Cologne Chip在設計自動化研討會上推PLL IP核

上網時間: 2005年06月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cologne Chip AG  PLL  IP core  IP核  C3-PLL-2 

日前在美國加州舉行的設計自動化研討會(DAC)上,德國Cologne Chip AG推出了一項新的知識產權(IP)核心設計──C3-PLL-2。這核心設計採用Cologne Chip公司的Digicc技術設計方法,是一種針對頻率整合應用的鎖相環(PLL)。

據該公司介紹,此全數位IP核用於數位邏輯標準單元庫,不受製程技術和晶片幾何尺寸的影響,占用的晶片面積據稱小於競爭技術。相關C3-PLL-2的價格及相關資訊可從該公司網站(http://www.c3ip.com/)取得。





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