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FPGA/PLD  

採用FPGA解決方案可降低數位顯示系統成本

上網時間: 2005年06月23日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  數位顯示  I/O介面  控制邏輯  HiperLAN2 

如今數位顯示設備中引起成本變化的主要因素是顯示螢幕。在設計階段,不斷推進基於平台的顯示設計的決策可以大大減少採購成本。如果能支援多種顯示螢幕尺寸,原始設備製造商(OEM)能從一個供應商那裡得到較大的折扣。若能支援多種顯示螢幕規範,則OEM可以建立競爭優勢並獲得較低價格。這兩種方案節省的開支大於由於需要額外的元件而引起價格的上升,例如能實現基於平台設計的FPGA。此外,多個供應商的支援降低了連續供給的風險。

基於平台的顯示設計的一些考慮

為了用基於平台的方法節省更多成本並獲得設計靈活性,系統設計者為系統挑選元件時須遵循下列準則:不同地方的對圖形處理器的要求不同,可程式特性支援全球的多種標準和格式,加速終端產品的上市;整個系統I/O介面控制邏輯整合支援現有的設計/ASSP晶片組橋接功能,諸如802.11a或者HiperLAN2和用戶定製的介面邏輯;現場可重編程支援不斷變化的標準和不斷更新的繪圖處理演算法。

先進的FPGA能滿足所有這些要求,提供靈活的解決方案。最有效的FPGA解決方案是那些在顯示設計中用於繪圖處理、記憶體控制和I/O支援的,能提供綜合的、基於可重編程平台的解決方案。

帶有嵌入DSP解決方案的FPGA

系統設計的關鍵在於CPU/軟體、ASIC、ASSP和FPGA解決方案的平衡,決定基於平台的顯示設計中可程式解決方案對哪一種功能是最佳的。通常選擇可程式元件時,需要對下面的三種電路的要求進行評估:

1.低擺幅差分訊號(RSDS)和低電壓差分訊號(LVDS)支援螢幕介面;


2.DDR SDRAM支援繪圖處理記憶體;


3.用於繪圖處理功能的DSP功能和性能。

圖1中列出了滿足這些要求的FPGA解決方案。輸入至FPGA的是繪圖處理晶片和其它的ASSP,諸如無線乙太網路。輸出包含螢幕驅動電路和顯示定時產生器。此外,圖中間的FPGA塊實現繪圖處理功能,支援多種廠商的螢幕、尺寸和地區要求。

在輸入部份,FPGA幫助設計者橋接ASSP功能至圖形處理器或系統處理器。橋接的例子包括無線乙太網路(802.11a/g,HiperLAN2)和用戶介面控制邏輯。下一代的顯示設備和投影機或許透過802.11a 或HiperLAN2支援無線乙太網路。此外,定製的用戶介面邏輯可以使開發商的顯示產品與競爭商的形成差異化。兩種功能均用一個FPGA解決方案來橋接或控制。

對於繪圖處理部份,FPGA提供縮放、螢幕高寬比的轉換、色彩空間轉換、降噪音和其它的視訊訊框DSP功能,以支援多種不同尺寸的顯示螢幕和多家廠商。這些繪圖處理演算法可以是專有的,諸如輪廓的清晰度增強,這樣由於演算法的不斷改進可以形成產品的差異化。

有嵌入式DSP的FPGA能容易地進行繪圖處理的重覆編程。一些低於10美元含有嵌入式DSP的FPGA支援3000MMAC,每MMAC小於0.3美分,這對於繪圖處理功能來說能節省成本。有嵌入式DSP功能的FPGA含有幾個乘法模組,而一些FPGA也有嵌入的加法器、減法器和累加器,大大增強了繪圖處理功能。雖然低成本FPGA工作在小於300MHz系統時脈頻率,透過晶片上的多個DSP模組平行執行多個DSP功能可以達到高的DSP吞吐率(3000MMAC)。

另外,FPGA可以為DDR SRAM繪圖處理訊框緩衝器提供記憶體控制和介面。DDR記憶體在系統時脈的上升沿和下降沿讀取寫入數據,相對於傳統的SDR(單數據率),在相同的時脈速率情況下,採用DDR有著雙倍的吞吐量。DDR SDRAM通常用於訊框緩衝記憶體,需要用於繪圖處理的大量低成本、快速的記憶體。

DDR SDRAM元件的DM數據屏蔽功能用來簡化圖形顯示應用的數據處理。取代執行讀取、修改、寫入周期以改變寬字中的一部份,屏蔽的寫入周期和DM屏蔽訊號一起用於啟動和禁止在寬字符內個別位元組的寫入。因為單個寫入周期取代了讀取、修改、寫入周期,對系統性能的提高是顯而易見的。寫入屏蔽簡化了在一個數據塊中改變所選擇的位元,增加了顯示色彩管理任務的性能。

在較低的時脈速度,100MHz以下,採用通用I/O和邏輯的FPGA實現DDR記憶體介面很容易。然而在較高的頻率下,要求FPGA有專有電路,能可靠地與DDR記憶體介面。這些專有電路包含特別的佈線和用於DQS選通的基於DLL的相移,DQ數據有效電路通知記憶體讀取猝發的起始。當DQS選通退出和再次進入三態時,前同步和後同步檢測器正確地處理DQS的選通,片上終端電路提供最大的訊號完整性。不是所有的FPGA都有這些專有電路,實現高速DDR記憶體的介面成本和複雜性變化相當大,這取決於FPGA系列的規範。

記憶體讀取周期時,記憶體驅動邊沿對齊的DQ數據和DQS選通訊號。允許FPGA用選通訊號獲取數據,選通訊號必須準確地相對數據相移90度,然後同時捕獲所有的數據位元。因為DQS選通訊號不是自由選擇路徑的訊號,FPGA裡可以使用主從DLL方法,主DLL鎖存至系統時脈,然後控制將選通訊號精確地相移90度的從延遲線。

訊號從FPGA到記憶體再返回FPGA,電路板上的延時通常是未知的,且隨著溫度和電壓而變化。因此,從發出一個記憶體讀取命令到有效的數據到達FPGA的時間是不確定的。FPGA裡的DQ數據有效電路可以用來監控DQS選通和發出讀取脈衝開始訊號,啟動有效數據。通常這要求一些檢測手段,在讀取脈衝前同步開始時檢測選通訊號從三態到啟動的變化。

因為DDR記憶體使用SSTL和HSTL的電氣介面,它們平行地終止到一半電壓,所以處於三態的訊號總是浮動到輸入緩衝器的閾值電壓。這會導致DQ數據和DQS選通訊號的寄生振盪,除非有專門的電路來阻止這種行為。FPGA含有雙域值輸入緩衝器和最小脈衝寬度檢測器,用來阻止讀取前同步之前和讀取後同步之後的DQS選通振盪。

DDR SRAM和SDRAM元件用於各種單端和差分SSTL和HSTL電氣訊號的組合。這些記憶體的時脈輸入是差分的,因此FPGA輸出驅動器必須使正負訊號間的偏斜最小。同樣,為了確保在記憶體介面上最大的訊號完整性,具有的串列和平行終結能力的FPGA應該用來驅動和接受構成介面的各種訊號。

當前新一代的DDR記憶體系統使用靜態平行終結,或者在電路板上或者在記憶體控制器晶片內。為了達到較高的速度,同時在相同的時間減少系統終端功耗,在記憶體和控制器裡,新一代DDR2使用可開關的平行終端,以及控制輸出阻抗驅動器。針對DDR2應用的FPGA包括這些功能。

對於輸出部份,FPGA透過LVDS或者新出現的RSDS標準實現繪圖處理與螢幕驅動電路的介面。LVDS和RSDS是低噪音、低功耗、低振幅差分訊號,用於在銅線上發送高速、Gb/s級的數據傳輸訊號。RSDS有著比標準LVDS更低的電壓擺幅和輸出驅動電流,以致有較低的EMI和功耗,如表1所示。

作者:Bart Borosky


Lattice半導體公司





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