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晶片設計師需解決45奈米銅電阻係數問題

上網時間: 2005年07月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:銅電阻  copper resistivity  chip designer  金屬線寬  linewidths 

避免45奈米銅電阻係數效應(cooper resistivity effects)的職責可能要落在晶片設計師的身上,這是日前參加Sematech與Novellus Systems公司主辦的一場研討會的人士所發表的觀點。

與會代表指出,晶片設計師可能將使用分層設計工作區來修改45奈米處的金屬線寬。Sematech互連分部先進材料開發專案經理和會議主席之一Andreas Knorr表示,他對會議探討出的現象表示驚訝,即從製程的角度來看解決銅電阻係數問題幾乎無計可施。與會的製程工程師約160名,可是只有極少的建議方案。

Knorr表示,銅電阻引起的關鍵問題中只有5~15%能透過製程修正來解決。據Sematech指稱,在90奈米以下由於粒邊界及介面處電子聚集而使銅電阻率大幅增加。這種電阻率增加可劇烈減少或抵銷Low K介電材料的電容器。這已成為業界長久關注的一大問題。

「諷刺的是,由鋁轉向銅佈線加劇了此一問題。」 Novellus公司Ron Powell表示。「不管情況是如何產生的,材料、製程和設計變革協同配合才有可能解決這一問題。」而Sematech互連總監Sitaram Arkalgud指出,大多數與會人士認為產業不會再由銅互連倒退到鋁互連。他補充說明,銅電阻率問題的根本解決之道是「轉向3D互連」。(原文連結處:Chip designers need to work around copper resistivity at 45-nm)

(Dylan McGrath)





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