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晶片廠商利用可配置邏輯打造平台式SoC

上網時間: 2005年07月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:平台ASIC  結構化ASIC  可嵌入式結構  電子束直描  收斂工具 

終端市場正快速變化,而且被不斷細分。這在消費性應用中表現得尤為突出,但在其它領域也越來越顯示出這個特點。這一切都使傳統ASIC設計面臨一個很嚴重的問題。例如,一款針對目前中國大陸中階可攜式媒體播放器開發的SoC可能並不適合用在其它地方,而且也將無法適應未來的中國市場。SoC開發者現在談論產品生命週期時是按月來計,而不是按年來計,出貨量也是按幾十萬片來算,而不再是以上百萬片為單位。

ASIC的技術發展正陷入窘境,它推動晶圓廠轉向12吋晶圓,並迫使設計團隊進入更長時間、更高成本的設計週期。對於那些專為變動市場開發SoC產品的設計團隊和代工廠來說,這變得更為困難。但是大部份這類市場中,FPGA不僅在成本和功耗方面不具競爭優勢,而且它們還可能無法滿足性能要求。

解決上述問題的一個策略是將一部份可配置邏輯和記憶體嵌入SoC中。用這種方法設計單一平台式SoC可以涵蓋範圍較大的市場,而晶片的可配置部份能夠使平台ASIC適合某一特定市場。

這當然是個絕妙的主意,但長久以來,它只是一個科學假設。直到最近,位於巴黎的IP供應商M2000公司宣佈,意法半導體(ST)已經在晶片中採用了它的嵌入式FPGA結構。無獨有偶地,eASIC公司也發佈了一個類似的新聞,利用其光罩可配置陣列,ST設計團隊在24小時內完成了一款新型SoC從RTL到投片的完整過程。與此同時,Lightspeed半導體公司發佈了一種截然不同的金屬光罩可配置方案,聲稱該方案的性能和密度接近標準單元設計,而且無需將實體IP移植到用戶的製程中。

此次,eASIC公司並沒有發佈新產品,而只是兌現了該公司多年來一直堅持的目標。據它透露,ST已經將eASIC結構設計到一個150奈米、6金屬層的平台SoC中,該SoC具有ARM 946 CPU、Amba匯流排架構和一些通用週邊設備。其好處是:ST設計師們可以為應用加速器和協議引擎編寫RTL,因而使平台元件適合某一特定應用。

“迄今為止,我們已從該設計中衍生出6款產品,”ST負責整個計畫的前端技術及製造經理Michele Borgatti透露,“在一個案例中,我們能在24小時內完成從RTL到投片(採用了必要的過孔光罩)的全部過程。”

“如果ST可以把上述能力和取代電子束直描(用於形成過孔層)的能力相結合,就能夠將製造週期縮短至幾個星期,”Borgatti表示,“這意味著在短短幾週,我們可以製作一個平台SoC的新應用產品。”

這對ST而言頗具策略意義。一旦平台晶片得到定義,而且前端製程在晶圓上得以完成,這允許該公司立即重新調整平台方向,使其瞄準快速變化的區隔市場。“這樣,我們可以從來自大量應用產品的回收中證明ASIC設計價值,而不是試圖從單一產品中收回設計全部成本。”Borgatti解釋道。

該項工作的一個重要部份是定義針對平台邏輯與eASIC結構之間實體介面的巨集,以允許設計人員分別對二者進行訊號完整性分析。這使ST可以使用eASIC的收斂工具,而不必重新分析整個SoC設計時序、訊號完整性和IR下降。如果不是這樣,每一個衍生平台都必須重覆進行大部份ASIC後端設計。

必要的設計代價

然而,想要得到更高的彈性,其代價是犧牲產品的性能和密度。“在相同的RTL情況下,eASIC結構與完全利用標準單元建置的方案相較,面積會大約25%到30%,最大速度則相差約1.5倍,”Borgatti說,“但我們想像不出在什麼應用中eASIC結構將佔晶片面積的30%以上,所以與節省的設計週期相較,這不算一個大問題。”

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在SoC上嵌入可配置邏輯
或記憶體結構是一個
新的發展方向。

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ST還計畫利用這一事實,即底層的eASIC邏輯單元是採用SRAM的查找表(LUT),而非硬連線的閘電路。

“我們看到了這在三方面的價值,”Borgatti表示,“首先,它允許我們透過簡單改變載入LUT中的位元串流,實現一些簡單的功能改變,如補充一個訊號來修訂一個共同的設計錯誤。其次,它允許我們隔離除錯期間輸入錯誤訊號的元件網路,以隔離錯誤來源。第三,它允許我們透過重新配置LUT來建置XOR功能,因而大幅度縮減測試時間,這更有利於自動化測試模式產生(ATPG)。”

Borgatti把eASIC結構看作是ST已經獲得授權並在使用的M2000 FPGA結構的補充。“eASIC結構能提供大約30萬閘的容量,但需要稍大的出貨量才能抵銷它的成本,”他表示,“M2000 FPGA結構的容量較小,只有幾萬閘,但它是採用位元串流進行程式,所以我們可以專門為非常小的潛在市場製作一款元件。”

嵌入式結構

M2000和eASIC的方案都是作為實體IP提供給授權用戶,而這些實體IP必須被移植到用戶準備採用的特定製程中。結構化ASIC產業的後起之秀Lightspeed半導體公司正提供一種替代方案:一種由用戶的標準單元建置的嵌入式、金屬可配置的邏輯和儲存結構。該方案中不包括定製的單元或結構,除非用戶想採用Lightspeed定製的可配置I/O單元。因此,不論客戶採用什麼製程,Lightspeed IP都能直接使用,而無需導入任何新的實體設計。

“我們從客戶的合成庫中選擇了十多個簡單單元,”Lightspeed 的總裁兼CEO Dave Holt介紹道,“然後,我們從巨集模組中建構結構。每一個模組都是相同的,採用130奈米製程時邊長大約為37微米,而且每一個都完全建構自標準單元。”

“透過簡單改變上部的互連金屬層和過孔層,每一個模組就能夠執行數百種邏輯功能。”他說。

這數百項功能被放置在一個庫中,客戶進行合成時可進行選用。合成的結果是Lightspeed單元的一個網表,隨後被專有工具映射到巨集模組上。同一映射工具也完成時脈和緩衝插入以及初步時序分析工作。掃描單元包含在巨集模組中,故該合成設計已經做好掃描準備。

據Holt表示,其結果將產生一個邏輯和儲存結構,可以進行配置以建置任何合理的RTL。取決於客戶需要的性能和密度,從第2到全部金屬層和過孔層的任何地方都需要配置這種結構。

Holt表示,實際的客戶RTL在建置後不低於完全由標準單元實現的密度和速度的70%。對設計週期而言,也許更重要的在於Lightspeed的模組結構和映射演算法是時序驅動的,而且考慮了訊號完整性。

Lightspeed公司將這種結構視為一種製作平台SoC的工具,能夠以最少量的金屬和過孔製程完成定製。它不要求在晶片面積、性能或功耗方面做出重大犧牲,而且還不必擔心配置過程中產生訊號完整性問題。但該公司也把這種結構看成是進行整體SoC設計一種好方法,前提是如果應用不需要尖端的性能或很高的密度,而是期望設計時間短、反覆週期快。在這類情況中,大部份晶片面積以Lightspeed的巨集模組形式建置,只留下主要的儲存結構、特定的週邊模組和位於該結構之外的處理器。

Holt表示幾個客戶已經對該結構進行了評估,並且有幾個授權用戶已經展開設計。他預期在第四季,授權用戶的第一顆晶片將從代工廠產出。

對於可重新定位的平台ASIC,這種方案提供了另一種不同的時間、性能的彈性組合。它無疑是一個足以引起消費者興趣的概念。

作者: 張國勇





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