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Cadence加速推出90奈米實體驗証工具

上網時間: 2005年09月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:實體驗証  IC physical verification  design rule checking  DRC  layout-versus-schematic 

Cadence Design Systems近日推出用於90奈米及以下製程設計實體驗証系統,據稱該系統具有一種與IC設計規則校驗(design rule checkingDRC)和佈局對線路圖(layout-versus-schematicLVS)非常類似的方法。此外,Cadence還發佈了兩種方法論設計套件,其一用於類比/混合訊號設計,另一種用於可整合ARM核心。

但令人印象最深刻的是其實體驗証系統,該產品顯示Cadence企圖重新收復曾大敗給Mentor的Calibre產品而流失的EDA市場。不管是Cadence有名的Dracula DRC工具組還是最近新推的Assura分層實體驗証產品都沒有在130奈米及以下節點的大型數位設計中獲得廣泛使用。

Cadence公司可製造性設計(DFM)副總裁Marc Levitt表示:「我們推出的新結構和新解決方案著重於大型數位設計,將活躍於未來的15年內,可延伸並且可擴充。」該實體驗証系統的最大差異特色是它不限於四個或八個CPU。相反,據稱它能與100或更多個CPU配合在網路上執行,根據執行時間以近乎線性加速。(原文連結處:Cadence speeds IC physical verification)

(Richard Goering)





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