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奈米晶片設計失敗誰該負責?

上網時間: 2005年10月06日     打印版  Bookmark and Share  字型大小:  

關鍵字:晶片設計  chip design  RF  數位系統  digital 

日前在美國加州舉辦的定製積體電路研討會(Custom Integrated Circuits Conference,CICC)上,與會者在被問及誰該為奈米IC設計失敗負責時一致認同,設計公司、代工廠和EDA供應商都該為確保65和45奈米製程成功與否共同負責。

Qualcomm工程設計副總裁Michael Campbell表示,過去十年來甚至更長時間裡,EDA、代工廠與設計者之間維持著良好的等距夥伴關係(arms length relationship),「這種關係將即將結束,因為工具必須能理解代工製程,而代工則要了解設計意圖。這種交叉混合狀態將改變我們的商業模式。」他還說,「產出良率一直是25年來的主要關鍵,現在依然是,如果你不在乎良率,那誰還在乎你呢?」

Agere系統公司設計平台副總裁Jon Fields指出,奈米晶片設計必須「由構造來校正。」這需要專有單元(p-cell)和標準單元可按預測工作,設計工具還要能意識到可製造性設計(DFM),而且要有一個處理擷取的工具。整合RF設計從來不是件容易的事,Fields指出,而如今更是朝向從典型RF轉向採樣數位系統的趨勢。這樣將會使一些業餘人士想來從事RF設計,進而導致系統更難於模擬和測試。

此外,Beceem通訊公司工程設計副總裁Steve Lloyd表示,無線IC晶片容納了不同的設計群體,數位、混合訊號和RF,他們講不同的語言,不了解彼此的挑戰,這對晶片的成功率帶來了挑戰。而作為晶圓代工廠的代表,聯電(UMC)的首席SoC架構師Patrick Lin表示:「在製程端,有許多現象需要進行建模,如壓力、精密度、厚度、負偏置溫度不穩定性(NBTT)和熱載流子注入(HCI)效應等。」

而談到解析度增強技術(RET)時,Mentor公司設計到晶片部門副總裁Joe Sawicki表示:「很明顯的東西經常出錯。」他指出,設計師、EDA工具供應商和代工廠必須合作,避免這些問題的發生。

Synopsys公司技術長Raul Camposano表示:「如果設計失敗,相關的各方──晶圓廠、光罩廠、設計師、IP供應商和EDA工具供應商,都可能都要被遣責。」他指出了五項可能導致出錯的地方──功能、面積、速度、功耗和製造。他還認為,這五項中任何一項失敗,IP和EDA供應商都有責任。(原文連結處:No scapegoats found for failed chip designs)

(Richard Goering)





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