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堆疊式封裝層疊(PoP)設計指南

上網時間: 2005年10月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:封裝層疊  package on package  PoP  母板  良率 

堆疊式封裝層疊(stacked package on packagePoP)設計相當複雜,必須滿足與各種系統和設備相關的設計折衷要求,最終要在產品成本、尺寸、性能和上市時間要求方面取得最佳平衡點。由於PoP可充分利用適合組合記憶體件的現有設計與裝配基礎架構,因此本文在詳細討論整個PoP設計流程的基礎上,重點闡述針對Amkor開發的底層封裝可堆疊甚薄精細間距BGA(PSvfBGA)的裝配和底板設計指南。

隨著行動多媒體產品的普及以及它們對更高數位訊號處理、具有更高儲存容量和靈活性的新型儲存架構的迫切需求,堆疊式封裝層疊(stacked package on package,PoP)應用正快速成長。

在整合複雜邏輯和記憶體方面,PoP是一種新興的、成本最低的3D封裝解決方案。系統設計師可以利用PoP開發新的元件外形、整合更多的半導體,並通過由堆疊帶來的封裝體積優勢保持甚至減少母板的尺寸。

PoP封裝的主要作用是在底層(基礎)封裝中整合高密度的數位或混合訊號邏輯元件,在頂層(堆疊的)封裝中整合高密度或組合記憶體。因此通常會看到在如圖1所示的頂層封裝中使用晶片堆疊技術(被稱為堆疊CSP或SCSP)。

圖1:封裝疊層(PoP)橫截面。

參考文獻[1]很好地歸納了堆疊CSP元件對晶片版圖的堆疊最佳化效應以及如何實現更低成本和更高良率的目標。因此本文將側重於討論針對底層封裝的設計考慮要素,介紹針對堆疊、良率、性能和成本最佳化的設計方法。

建構和採用PoP的驅動力

既然具有成本效益、微型化的邏輯+記憶體整合是採納PoP的推動力,那麼理解影響尺寸和安裝高度的設計規則就是設計流程中關鍵的第一步。對於新的基頻元件或應用處理器來說,目前的PoP應用代表了技術領先或高性能的行動多媒體產品。針對傳統線打線裝配技術而設計元件採用的是標準精細間距BGA(FBGA)或SCSP封裝,因此需要採用在線打線底層封裝上可堆疊甚薄FBGA的技術來擴大與PoP應用相關的記憶體架構範圍。以橫跨方式安裝的BGA封裝堆疊構造可降低整體堆疊高度,並能充分利用現有的裝配技術和新興的SMT堆疊技術。

在行動電話中使用的第一個PoP是在OEM廠商、邏輯和記憶體供應商的通力合作下開發完成的,它解決了影響高密度邏輯+記憶體整合的複雜技術和邏輯問題。由於OEM廠商的最終產品組件中的封裝堆疊技術成功解決了高密度整合問題,因此PoP可提供最佳的成本,並消除堆疊晶片裝配和測試元件流程中固有的良率下降、測試複雜性和冗餘堆疊問題。由於OEM廠商擁有封裝堆疊製程,而PoP又允許他們目前的邏輯和元件供應商使用其現有的裝配/測試基礎架構和流程,因此OEM廠商可最佳化他們的成本,保證來源的靈活。

圖2:底層(基底)封裝的橫截面圖顯示了底層封裝模具高度需要考慮的一些關鍵尺寸。

PoP尺寸和要求

通過高度整合達到微型化是PoP受歡迎的關鍵原因。影響PoP尺寸標準(X和Y面積消耗)的主要因素有:


1.邏輯元件的最大晶片尺寸;


2.支援邏輯I/O、電源和接地導線所需的接線總數;


3.為了給頂層記憶體模組提供全部I/O、電源、地和機械支撐角球所需的頂層記憶體介面外形尺寸;


4.為了支援PSvfBGA中整合的邏輯+記憶體架構所要求的高佈線密度和交叉網路,底層封裝和相關面積所需的總焊球數;


5.基於被整合元件的晶片尺寸,頂層記憶體模組可支援的最小封裝尺寸。

新的PoP設計中需要最先最佳化的計畫是堆疊設計機械要求。頂層和底層元件必須能夠抵抗住高溫無鉛回流焊造成的堆疊空隙和扭曲影響,在整個底層和頂層焊球介面上提供良好的焊接完整性,因而獲得高的SMT裝配

圖3:顯示了一些重要尺寸的封裝互連橫截面圖。

良率。

堆疊設計需要考慮的主要方面有:


1.模具高度;


2.互連焊球尺寸和間距;


3.相關的頂層和底層焊盤尺寸;


4.頂層和底層封裝在整個空間和回流焊溫度範圍內的扭曲特性。

模具高度

為了盡可能降低模具高度,必須對圖2所示的下列技術進行評估和最佳化:

1.先進的晶圓削薄製程(圖2中的A)。大批量邏輯元件目前都是用300mm晶圓製造,而針對堆疊晶片應用的晶片厚度現已降到100um。PSvfBGA元件選用的就是100um厚度的晶片,今後2年將降到50um。

2.低環線打線(圖2中的B)。多線打線平台目前支援最大75um的環高控制。75um環高控制對先進的邏輯元件所要求的精細間距打線來說已經是夠用了。

3.底板厚度和層數(圖2中的C)是影響最終堆疊厚度、高佈線密度和堆疊扭曲控制的關鍵因素。目前帶盲孔和埋孔的四層底板在量產時使用的是100um厚的電介核心和40um的樹脂塗覆金屬箔外層,因此對於四層底板來說總高度將達300um。

圖4:疊層封裝的橫截面圖(上)和頂視圖(下)顯示了表1中的一些重要尺寸。

4.盡量減少所需環形的數量(圖2中的D)。單環高度設計所支援的精細間距周長線打線元件使用0.27mm的標稱模具蓋高。更高密度的交錯打線焊盤或堆疊晶片設計需要二個環高。為了保證線打線和模具處理時有足夠的間隙,應採用0.35mm的標稱模具蓋高。

頂層堆疊記憶體介面焊球尺寸和間距

PoP設計中關鍵的第二步是為頂層堆疊記憶體介面定義所需的焊球數量和設計規則。

記憶體介面焊球數量取決於頂層記憶體元件所需的記憶體、元件速度和匯流排架構。這一要求可以由終端產品設計師根據目前和下一代記憶體架構以及邏輯核心儲存控制器所能提供的支援來決定。仍在開發中的JEDEC PoP標準帶來的好處是,每個記憶體焊球模版可以支援多種記憶體組合和多家供應商,因而為產品設計師提供高度的靈活性。

開發具有強韌性和可靠性的堆疊介面需要關注一些關鍵尺寸,包括回流焊前後的球高度、球壓扁後的形狀和最終的球間隙。通過對這些尺寸的研究(如圖3)即可開發出最佳的焊球直徑、阻焊層定義的焊盤開口和間距規則。

圖3顯示了回流焊前後不同互連焊球間距a(0.8、0.65和0.5mm)下的堆疊絕緣高度(f1和f2)。我們開發了原始的焊球直徑、頂層和底層阻焊層定義的焊盤開口規則,以此控制f2,同時保證回流焊前後球與球之間留有足夠的空隙(e1和e2)。為了滿足各種模具蓋高度要求,我們成功地為堆疊開發和製造提供了多種成對的間距和焊球尺寸變化組合。絕緣高度f1的目標值將影響堆疊良率,並取決於頂層和底層封裝的扭曲度以及終端裝配公司的堆疊能力。

PSvfBGA─PoP封裝尺寸選項

圖4及表1所示的JEDEC PoP尺寸參數提供了針對Amkor公司內部正生產或設計應用的現有PoP設計以及相關設計準則的範圍。

圖5:(a)表示為FBGA或SCSP應用而最佳化的邏輯晶片,記憶體介面焊盤連接位於一側,以方便線打線記憶體晶片堆疊或並排的元件母板連接佈線。

(b)如果同一邏輯晶片是針對需要PoP的高密度應用,記憶體介面佈線必須從頂層元件的4側邊走到一側的邏輯元件焊盤,因而導致更高的佈線密度、不平衡的交叉匯流排網路,這面臨更高成本和訊號完整性風險。

由於採用PoP可以給高度整合的可攜式多媒體應用帶來尺寸和費用降低等好處,因此一般要使用高密度的母板技術,而對底層封裝(到母板)上具有典型0.5mm BGA間距的I/O數量或I/O密度很少有限制。用不了幾年,下一代產品就會升級成0.5mm間距盤柵陣列(LGA)和0.4mm間距BGA密度。根據Amkor公司從大量的PoP計畫收集到的經驗數據,四圈球排列應該可以滿足底層封裝接腳輸出的I/O需求。

當需要更多數量的焊球時,一般會將電源和地的接腳集中在內部或中心的焊球排上。表1中假設的4排BGA焊球顯示了採用大批量製造(HVM)設計規則時不同體積所希望的I/O範圍。另外,本文給出的只是無孔基底封裝(參考文獻[2]的Yoshida對有孔PoP產品的接腳數作了完整定義)。基底有孔的PSetCSP構造確實提供了更矮的堆疊結構,但不提供類似PSvfBGA的高層I/O和佈線密度。因此作為底層元件的PSetCSP一般侷限於記憶體+記憶體封裝堆疊。目前正針對頂層記憶體元件評估可以帶來更矮結構好處的PSetCSP。

從以上圖表可以看出,記憶體互連(介面)球數量B、底層邏輯裸模尺寸D、底層基底打線或典型的線數量以及底層封裝BGA球數量C都是影響PoP體積最小化的重要因素。最佳PoP尺寸取決於佈線密度等級、基底製造能力和元件成本/性能要求。PoP被設計成四方形,因此14mm是指14×14mm的體積,要佔196mm2的母板面積。

PoP底板佈線考慮事項

一旦選好最佳或最小的PoP封裝尺寸後,工作重點將轉向封裝佈線和具體設計。

使PoP封裝產品成本下降和良率改善的最佳策略是有效利用目前底板製造中使用的HVM技術。影響目標實現的最重要因素無疑是輸出接腳的最佳化。

如果考慮針對FBGA或堆疊晶片(即SCSP)最佳化的邏輯晶片,然後再考慮使之適應堆疊封裝(即PoP)所面臨的困難,我們很快會發現可改進的那些區域(參考圖5)。

圖6:作為線長和線徑函數的黃金線阻抗。

經驗數據來源於Amkor公司的大量PoP封裝生產。值得注意的是,當輸出接腳沒有最佳化時,很少有可改進的地方。

對電氣特性的總結可以得出這樣的結論,即平均32%的訊號線是從底層封裝直接到頂層封裝的電源和地,或通過邏輯晶片到頂層記憶體介面。經過邏輯晶片佈線的網路一般是分支網路,由於32%的這些走線中幾乎有一半是感應訊號,因此針對訊號完整性要求需要加以重點考慮並進行建模。剩餘68%的訊號佈線至底層(母板),它們只需符合標準的FBGA設計規則。從圖5中我們可以很容易發現,設計用於PoP封裝中SCSP應用的邏輯晶片的使用可能會犧牲一些成本和性能設計最佳化。

圖5a給出了為FBGA或SCSP應用而最佳化的邏輯晶片,記憶體介面焊盤連接位於一側,以方便線打線記憶體晶片堆疊或並排的元件母板連接佈線。

圖5b顯示,如果同一邏輯晶片用於需要PoP的高密度應用場合,記憶體介面佈線必須從頂層元件的4側邊走到一側的邏輯元件焊盤,因而導致更高的佈線密度、不平衡的交叉匯流排網路,這面臨更高成本和訊號完整性風險。今後的解決方案之一是針對PoP應用最佳化邏輯元件底層規劃,並遵循JEDEC批准的PoP記憶體接腳輸出格式。

在討論電氣最佳化時我們意識到,PSvfBGA封裝的佈線長度傾向於比相關的SCSP或FBGA設計更短,比封裝中封裝(PiP)設計更短得多。線長對電氣性能的影響很大。佈線長度引起的阻抗增加要比底板走線長引起的阻抗增加大得多(見圖6)。設計目標不是要否定更長底板走線長度和更短PSvfBGA線長帶來的好處,這個問題可能通過今後專門為PoP應用設計邏輯元件來得到解決。相較SCSP更強的電氣優勢以及熱性能和邏輯優勢使得PoP成為邏輯+記憶體整合領域中非常有吸引力的技術平台。

在滿足底板成本和製造良率方面需要注意的是,沒有針對PoP做過最佳化的晶片版圖和封裝輸出接腳將導致更昂貴技術,如具有緊密過孔和擷取焊盤直徑的精細走線/空間間距。從圖5還可以看到,在非最佳化情況下在晶片邊緣下面可能直接佈置眾多又長又窄的走線。製造良率、走線裂痕控制和底板成本控制以及訊號完整性設計都是這些情況下要考慮的因素。

JEDEC JC-11對PoP設計和機械結構的標準化以及JEDEC

JC-63對頂層記憶體件接腳輸出的標準化工作正進行中。這些PoP標準可以幫助OEM和IDM更好地規劃他們的產品發展道路,擴展產業基礎架構,因而促進它在那些需要利用PoP好處的新應用中普及。

參考文獻:(Online)


[1] Gerber,Mark , Zhou,Tiao and Dreiza,Moody "Stacked Die Package Design Optimization", 2004 International Microelectronics and Packaging Society (iMAPS), Long Beach, CA, November 2004.


[2] Yoshida, Akito "Study on Laminate Substrate Design and Packaging Technology for Package Stackable CSP", 2003 International Microelectronics and Packaging Society (iMAPS) Advanced Technology Workshop, Baltimore, MD, March 2003.

作者:Moody Dreiza


Email:mdrei@amkor.com


Akito Yoshida


Email:ayosh@amkor.com


Jonathan Micksch


Email:jmick@amkor.com


Lee Smith


Email:lsmit@amkor.com


Amkor Technology




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