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測試與測量  

處理器基準測試的下一步

上網時間: 2005年10月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:矽晶觀點  處理器基準測試  基準測試  選擇處理器  系統級性能預測 

長久以來,諸如Dhrystone Mips的數字主宰了基準測試(benchmark)世界;但對於預測處理器在真實應用的性能上,這些數字卻是一點也沒有用。選擇處理器的真正工作落在設計團隊的肩上,他們努力地從原型程式碼中擷取出最關鍵的內部迴圈,然後謹慎地將它們移植到CPU上。這不僅是一項勞神費力的工作,它還需要在選擇好CPU之前就編寫好原型程式碼,這對許多開發時程表來說,都是難以達到的要求。

Ron Wilson

終於,我們向前邁出了革命性的一步,向更具意義的基準測試前進。現在,包括針對CPU的嵌入式微處理器基準協會(EEMBC)和針對DSP的Berkeley Design Technology機構都已經推出由實際應用程式碼衍生出的任務套件。也許這些內部迴圈的編碼方式與組合語言專家對特定處理器所編寫程式碼的方式有所不同,但它們足以能夠準確的預測應用程式碼在特定CPU或DSP上的執行情況。現在,用它來預測應用在處理器上執行的效能,已變得越來越可行。

值得注意的是,公佈這些基準數據時包含了詳細的物理或模擬模型資訊,像是用於執行基準測試的快取記憶體容量。這些資訊對了解這些數據對特定設計的涵義至為重要。例如,如果進行測試時有利用L1快取,那麼在實際設計時,若你沒有預留同樣空間的快取記憶體容量,你就別指望有幾乎相同的結果。

所有這些做法都是很大的進步。但現在,我們也該開始處理另一個更困難的問題:系統級性能預測

原因是當EEMBC和BDTI的基準尚在擬定時,系統被實現的方式就已經發生了改變。如今,只有少數系統會採用透過一個晶片內部匯流排的方式來連接CPU和外部記憶體。事實上,現在的趨勢是將CPU或DSP核心嵌入到更大型的SoC內,還經常與其他不同功能的處理單元協同工作,晶片上有不同的分層設計及片外記憶體陣列,與單CPU匯流排相比,晶片上內建的網路功能也越來越複雜,也越來越難以建模。

同樣重要的是,大多數這樣的設計均要求數個處理區塊共用一個通用DRAM。通常這是系統設計師受限於引腳數、外部封裝數和成本所做的一個設計選擇,但它對精確系統建模來說卻是一個災難。

基準測試的挑戰還不只如此:許多系統設計人員指出,決定他們ASIC SoC或ASSP晶片性能的因素不是單個處理器,而是記憶體結構,尤其是DRAM控制器的優劣將可決定是否能以最有效的模式存取這種非線性資源。

當DRAM在資料頁漏失(page miss)上花費許多時間時,忽略記憶體瓶頸進行的名義性能測試,與真實系統性能之間的差異可能非常大。這一事實使一位CEO最近發表評論說,如果設計團隊中沒有DRAM控制器專家,SoC設計專案是不可能成功的。

產業內已經開始研究,如何對具備記憶體分層與DRAM控制電路的整個多重處理器系統建立基準測試方法。當然,這不是一個輕鬆的任務,但它至關重要──不僅僅是為了選擇正確的核心或ASSP晶片,而是為了達到可靠的性能進行微調。

作者:Ron Wilson是EE Times的半導體專欄主編。




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