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具強韌性的低電壓、低功率嵌入式快閃記憶體技術

上網時間: 2005年11月04日     打印版  Bookmark and Share  字型大小:  

關鍵字:Embedded Flash,Reliability,Robust,嵌入式快閃記憶體  可靠性,強韌性 

飛利浦半導體公司開發出0.18微米、三阱(triple-well)製程的嵌入式快閃記憶體技術。這種技術採用2T單元、FN-FN編程/擦除和晶片上電荷泵(用於產生編程/擦除電壓),其工作電壓範圍是1.2~2V。透過最佳化設計技術、快閃記憶體單元和製程生產出能夠在寬泛的作業條件範圍內工作且具有高持久性的強韌產品。

用於已選定和未選定單元的編程/擦除電壓條件已針對強韌性進行了最佳化。廣泛的可靠性研究顯示,數據位元干擾(Bit Disturb)、持久性以及數據保持等幾個關鍵方面的性能都可達到期望值。本文還將簡要介紹這種方法的系統優勢、應用以及未來的技術發展路線。

在過去十年裡,嵌入式非揮發性記憶體得到了巨大的發展,變得無處不在,並成為微控制器的典型特性。隨著晶片上記憶體規模的增加,嵌入式編程變得更加複雜,因而經常需要修改以便糾錯和增加新功能。這種修改必須就地實現,因為進行現場升級的成本通常很高。這些趨勢迫使業界從EPROM快速轉移到晶片上快閃記憶體,從而將使晶片上快閃記憶體成為微控制器的標準特性。

圖1:快閃記憶體單元結構

用戶和系統對嵌入式快閃記憶體的要求

通常,嵌入式快閃記憶體的主要驅動力是成本,但並不僅僅是採購成本,而是總擁有成本,包括壽命可靠性、寫入/擦除週期的持久性、面積效率、編程時間、擦除時間、功耗、工作電壓範圍、性能和良品率等因素。對所有這些方面進行最佳化是個複雜的問題,因為許多工作相互抵觸。用戶普遍希望所有的因素都得到最佳化。

另一個重要的折衷領域是如何將嵌入式快閃記憶體與現有的元件庫和製程整合。通常,快閃記憶體技術落後於數位邏輯製程大約一代左右。對於嵌入式快閃記憶體技術而言,維持與數位和混合訊號模組的完整元件庫相容性是至關重要的。

由於建立新元件庫需要增加開支,這使得有必要在現有邏輯製程中添加快閃記憶體製程步驟。在光罩費用方面,這通常會比為獨立快閃記憶體添加邏輯更昂貴,但最終結果是得到一種元件庫、製程和設計流程相容的技術,這是我們選擇的方法。透過大量分析後所作出的其它選擇包括:

a. 基本的快閃記憶體單元設計:在權衡低功耗、持久性、可靠性的要求以及進行風險分析之後,我們決定採用2-T快閃記憶體單元。基本原理稍後將深入解釋。這種單元比1-T單元大,但更小尺寸的電荷泵等因素可以抵消面積增大的負面影響。

我們相信不論是從成本還是從安全性的角度來看,對於技術故障會導致很高成本的嵌入式應用來說,超出1-T單元的可靠性和強韌性優勢都是很重要的。選擇2-T單元的另一個原因是可以增加EEPROM功能,而沒有任何製程影響。

這種FN-FN單元可靠性很高,而且寫入和擦除電流非常低,可以在很大程度上實現編程和擦除的平行作業,其結果是在系統級獲得與CHE-FN一樣快的平均編程和擦除時間。

b. 冗餘、修整和糾錯:我們決定利用行冗餘以及儲存在快閃記憶體中的資訊使良率達到最大化。此外,我們還測量了電荷泵的高電壓輸出和儲存在快閃記憶體中的修整數值,以最佳化單元和感應放大器作業。因為這是一種新技術,而且對於獲得可靠和強韌的快閃記憶體單元來說非常重要,所以我們將8位元漢明糾錯碼(Hamming ECC)添加到128位元字記憶體中以實現單位糾錯。

技術說明

基於以上早期的選擇與折衷考慮,我們獲得了0.18微米、三阱嵌入式快閃記憶體技術。這種基本技術採用2T單元、FN-FN編程/擦除以及晶片上電荷泵,工作電壓範圍在1.2V到2V之間。它使用了5或6個金屬層與一個區域互連層。單元的大小為0.78平方微米,存取時間(依陣列大小與VDD範圍不同而有很大變化)通常在50ns範圍內。

圖1顯示一個單元圖,讀取、編程和擦除電壓見圖2。電荷泵在用戶程式控制下打開或關斷,並定義了一個編程介面允許應用程式在實際的快閃記憶體程式被調用之前控制到行數據鎖存器的預寫入(整個行可以同時編程;一個實例的大小可以為4Kb),並控制寫入保護和無保護扇區寫入狀態,這將把錯誤執行程式碼而導致扇區意外變化的可能性降到最小,並防止電源故障改變扇區內容(即變成不是被寫入的內容)。

2-T單元方法的幾個優勢:

1. 採用一致的溝道FN隧道進行寫入和擦除。在浮柵下沒有偏置結,如此將大幅減少進入隧道氧化物的空穴注入,提高了保持力以及與應力導致的漏電流相關的持久性。

圖2:讀取、擦除和編程電壓

2. 2-T不像主流的1-T NOR快閃記憶體那樣需要預擦除編程。這減少了整體編程/擦除時間,而且將持久性有效提高了兩倍。

3. 2-T單元不會受到過度擦除的影響。過度擦除會使位元線電流改變,以至單元不能再被讀取。

4. 因為讀取柵提供了大的讀取電流,該單元可以在低電壓(1.2V)下被讀取。這樣控制柵不必在讀取期間被充電。這是一個主要的優勢,因為在用於程式碼儲存的嵌入式快閃記憶體中,每個時脈週期都可能產生讀取作業,而這項優勢消除了電荷泵噪音和額外功率。低的控制柵電壓還意味著未選定單元的讀取干擾最小。

可靠性研究

飛利浦半導體在2.7Mb陣列(典型的嵌入式尺寸)上進行了持久性研究。我們執行了兩百萬個週期,以收集數據。持久性性能明顯超過10萬週期,顯示這個強韌設計達到目標。在這些週期之後,我們透過測量柵應力來評估數據保持性,以觀察SILC效應。柵應力並沒有發現顯著變化,受SILC影響的讀取擾動和數據保持力也如此。

10,000個週期之後,在16Mb展示模組上沒有發現因窗口關閉而導致的失敗。在120個16Mb樣本上獲得了長達10萬週期的持久性。

對儲存在150℃下的279個樣本進行1,000小時保持力測試,結果顯示沒有樣品失效。保守推斷,經過10年連續讀取作業和150℃最差條件下的10K持久性考驗後的位元失效水平為7ppm的值。圖3顯示在不同讀取柵電壓(VDD)下測得的讀取電流。在1.8V時,讀取電流標稱值為30微安[1],在1.2V時下降到20微安。

一個頁的寫入時間為1ms(例如,一頁的大小可以是512位元組長),一個扇區的擦除時間為400ms,因此很容易滿足用戶的系統需求。該快閃記憶體支援自定時和外部定時的讀取作業,因而允許根據系統週期時間選擇適當的讀取方法來最佳化功率(自定時在低時脈速度下節省功率;外部定時在高時脈速度下更快)。

目前,飛利浦已經開發出各種尺寸和配置的元件庫模組,並應用在不同的嵌入式控制器中。扇區尺寸、行和字寬度可以指定以獲得最佳系統性能。飛利浦開發的記憶體控制器能提供全部JTAG測試功能和連到ARM7 CPU的介面。一個引導加載程式被加入到晶片的專用扇區,然後允許用戶程式加載到快閃記憶體中,並透過連接到用戶程式的快閃記憶體程式介面進行升級。

工作矽晶片已經過驗證,而且還規劃了許多基於這種技術的使用ARM及其它核心的低成本低電壓產品。這種技術有望成為一種大量的主流嵌入式儲存製程。

作者:Ata R. Khan, Naresh Tandan


ata.khan@philips.com


飛利浦半導體公司




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