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芯原和中芯攜手發佈0.13微米標準設計平台

上網時間: 2005年11月07日     打印版  Bookmark and Share  字型大小:  

關鍵字:芯原  標準設計平台  中芯國際  SMIC  VeriSilicon 

芯原(VeriSilicon)和中芯國際(SMIC)日前發佈針對後者的0.13微米CMOS製程的半導體標準設計平台。該標準設計平台是針對高密度、高速及低功耗、低漏電要求為中芯國際的0.13微米CMOS製程量身訂作的,透過了中芯國際投片驗証並支援業界主流EDA工具,包括Cadence、Magma、Mentor Graphics及Synopsys。

這套平台包括記憶體編譯器有單埠和雙埠靜態隨機記憶體(Single Port/Dual Port SRAM Compiler),擴散可程式唯讀記憶體(Diffusion ROM Compiler),雙埠暫存器組(Two-port Register File Compiler),標準單元庫(Standard Cell Library)和輸入輸出單元庫(I/O Cell Library)。

芯原的董事長兼執行長戴偉民表示:「超過500個國內外用戶已經下載了芯原的標準設計平台並用於他們的設計,許多複雜的、百萬閘級的系統單晶片取得了一次投片成功並進入量產。我們針對中芯國際0.13微米製程開發了低功耗、低漏電技術並用於該標準設計平台中,可較大程度降低晶片的功耗,對手持設備等領域中採用的晶片意義重大。」





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