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進入奈米世代 設計者應更了解製程

上網時間: 2005年11月29日     打印版  Bookmark and Share  字型大小:  

關鍵字:奈米  製程  SoC  IP  Credence 

在晶片設計邁入奈米製程之際,隨著第三方IP應用日趨廣泛,量產前的除錯與驗證重要性日益增加。Credence診斷暨特徵化部門Circuit Edit/DIS副總裁暨總經理Tameyasu Anayama即指出,目前先期設計與光罩成本已達總成本的一半以上,確保一次投片成功,將是許多無晶圓(Fabless)晶片商獲利的最大挑戰。

「以250KU的產量來說,1995年,花費在設計及光罩上的成本僅13%,有87%的成本花費在製造上;但到了2003年,設計及光罩成本提升到了62%,平均各佔一半,」Anayama表示。「在進入90奈米製程後,晶片廠可能要花費多於1~2百萬美元的成本在光罩上。」他同時引述Synopsys CEO Aart de Geus的演講資料指出,「有超過61%的新IC/ASIC設計需要至少一次的重製(re-spin)。」

確實,深次微米設計為晶片工程師帶來了許多風險。舉例來說,當從0.25微米向0.18微米製程過渡時,工程師遇到的最大挑戰是晶片上的互連阻抗將大幅提升,連帶導致更多的Vdd電源、溫度的上升,以及晶片失效等問題。

這類問題在奈米級世代將更加顯著。「在90與65奈米製程中,短通道效應會更明顯──包括更細微的影像與空間解析度以及難以模擬的非線性電晶體,都必須使用新的錯誤分析與除錯工具,來強化其解析度,」Anayama說。另外,面對奈米級元件的更低的操作電源、更大的漏電流,也必須採用更先進的工具,以提升訊號靈敏度與後端分析能力。

「過去,工程師只要將設計交給製造單位,後續就交由製造廠負責。但今天晶片產業已演變成Fabless與晶圓廠的專業分工狀態,晶片設計師必須加強了解後續的分析、除錯、測試、甚至製造等過程,才能確知量產前晶片在所有分析或測試過程中的問題,進而最大限度地減小重製機會,以降低整體生產成本,」他說。

作者:鄧榮惠 / 電子工程專輯





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