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尋找適用於下一代製程的EDA工具

上網時間: 2005年12月22日     打印版  Bookmark and Share  字型大小:  

關鍵字:EDA工具  Crolles2  電晶體  可製造性設計  DFM 

意法半導體(ST)目前正著手設計一些堪稱業界最複雜的晶片,並且積極地投身先進製程技術,除了已將65奈米設計導入製造過程外,還計畫於今年年底推出45奈米測試晶片。EE Times設計自動化專欄編輯葛立偉近日採訪了ST主管研發中心的集團副總裁Philippe Magarshack,就EDA工具需求、設計流程差異、開發45奈米製程面臨的巨大挑戰、SoC的未來發展,以及Crolles2製程開發聯盟(由ST、飛思卡爾半導體與飛利浦半導體組成)的重要性等問題進行了探討。因為,對於EDA工具供應商而言,實在很難找到比Philippe Magarshack更為挑剔的客戶了。

Philippe Magarshack, 意法半導體集團副總裁。

EET:首先,請談談您在ST所從事的主要工作。

Philippe Magarshack:我主要負責ST公司的研發中心,工作範圍包括CAD解決方案、工具庫開發和設計流程。我針對的主要是ST公司產品部的內部設計團隊,為他們提供電晶體級設計庫,以及從RTL到佈局的設計流程。我的工作還涉及在Crolles2聯盟開發製程技術,包括CMOS和BiCMOS。

EET:商用EDA工具開發商能否有效地滿足你們的需要?

Magarshack:除非存在競爭對手,否則他們總會滯後。例如,要不是Magma設計自動化公司在幾年前出現,我認為Synopsys和Cadence設計系統等EDA大廠也不會奮起直追。新公司的出現擴大了我們的選擇範圍。

現在,我們與Sierra設計自動化公司進行合作,該公司在多模式最佳化方面位居業界領先水準。我們正使用他們所提供的一個解決方案,並獲得了良好效果。同時,我們也注意到像Magma、Synopsys和Cadence這樣的領導廠商也正努力跟進。

EET:目前,商用EDA工具還存在哪些不足呢?

Magarshack:其中一個問題是對製程可變性,也就是我們稱為可製造性設計(DFM)的理解和建置。現在雖然存在一些特性,如雙過孔、設計規則檢查(DRC)或光學鄰近效應修正(OPC)工具,但我們至今仍未能發現一種流程,能夠從一開始就考慮到設計意圖,並將這種意圖貫穿到最後的微影步驟。

在系統級領域,我相信ST是採用SystemC進行事務級建模的領先者之一,但我們缺乏工具支援。目前,我們主要採用開放原始碼的OSCI模擬器。我們正考慮與Novas或Atrenta等致力於設計工具的公司合作,但至今我們還沒有大型工具組。

EET:那麼你們如何細分外部和內部EDA工具呢?

Magarshack:發展趨勢一直以來就是內部工具的使用越來越少,而更為依賴外部工具。多年以前,我們曾開發自己的模擬器和合成工具。但現在,我們的內部注意力集中在兩個領域,一個與製程密切相關,即我們所稱的DFM;另一個則是詳細的時序分析和建模,包括統計時序。

我們還在內部開發了針對SystemC TLM(事務級建模)的整套環境。我們現在正轉向最新採用的OSCI TLM標準。此外,我們還在內部開發能將C語言應用軟體映射至同質或異質多處理器SoC的完整解決方案。

EET:那麼,你們如何進行統計時序分析呢?

Magarshack:我們在內部投入了研發力量。此外,我們並與Synopsys,以及一些小型公司合作, Extreme DA就是其中之一。現在看來,Extreme DA即將推出一套商用工具。我們正進行將Extreme DA的成果與Monte Carlo的分析相關聯的收尾工作。

EET:如果關聯取得成功,你們會不會因此放棄內部開發呢?

Magarshack:這一點毋庸置疑。如果是這樣的話,我們就可以讓研發團隊投入到其他重要的領域。其中一個可能會是在越來越多系統中成為重要指標的EMC。

EET:您希望藉此機會向EDA供應商傳達一些重要資訊嗎?

Magarshack:即使是最大的供應商也無法總能提供滿足需求的解決方案。因此,我們選用新興公司的方案。但困難處在於我們融合使用中的新興方案和主流供應商提供的方案二者時浪費了大量的精力。因此,我們希望能出現更多的標準以解決互通作業性的問題。在這方面,開放的標準資料庫OpenAccess為我們帶來了些許希望;目前我們在65奈米平台中便採用了OpenAccess作為佈局設計資料庫。

EET:你們目前主要採用哪種製程?

Magarshack:我們目前的產品採用90奈米製程,同時也在進行65奈米產品設計。此外,我們還計畫在年底推出首款45奈米製程測試晶片。與其他晶片製造商相較,我們更能順利地從90奈米過渡到65奈米。電介質和金屬規則都非常相似,只是略微複雜一點。但是,在建置45奈米製程中,我們確實遭遇到了很大的障礙,而要跨越這些障礙的唯一方法就是徹底打破先前的設計流程。

EET:45奈米製程中究竟碰到了哪些障礙呢?

Magarshack:金屬規則變得異常複雜以至於難以著手建置作業。製程工程師希望所有電晶體具有最小空間間距,能夠在相同方向上對齊,因為微影設備的光學特性在X軸和Y軸方向不一致。

EET:那麼,電晶體方向相同對設計流程有何影響呢?

Magarshack:如果必須在45奈米節點下處理這個問題,那麼無疑地會為最初的佈局規劃帶來很多困難。所有的庫都必須進行設置以確保電晶體保持相同方向,此外,記憶體設計規格或許也會超出應有大小。當然,我們在晶片的四週都設置了I/O單元,因此我們也需要改變開發I/O單元的方式。

EET:對於45奈米技術而言,還有其他需要關注的問題嗎?

Magarshack:確實還有其他需要關注的問題。例如,電晶體洩漏可能足以影響晶片動態功率。因此,我們也正竭盡全力尋找透過設計而能使電晶體洩漏降至最低的方法,包括多閾值CMOS和晶片上多Vdd等技術。

EET:現在,65奈米和45奈米技術是否已經商用化?

Magarshack:對於65奈米製程,我認為主流技術是多模式和多轉角(multicorner)分析,或許還需要一定的統計分析。當然,在45奈米節點,目前還沒有出現足夠的支援。我們正與製程工程師進行溝通,以確定簡單適用的設計準則。

EET:明、後兩年,SoC架構設計將會獲得哪些重要的突破呢?

Magarshack:我們看到一個很明確的發展趨勢,那就是知識產權(IP)模組正向可程式轉移。我們現在努力的方向是在同一塊晶片上整合7到10個可程式處理器。下一步,則要力爭在這些IP模組(如晶片上網路)間建置可程式互聯。ST相當看好這個領域的發展,而且也為在此領域的其他研究人員提供支援。

EET:你們是如何根據閘極或電晶體數目來區分產品的複雜度呢?

Magarshack:目前針對網路客戶所提供的是最複雜的產品,晶片大小超過200mm2,電晶體數目在3.5億只範圍;消費性市場所使用的是中等規格的產品,晶片大小介於50mm2∼70mm2之間,電晶體數目達到1億只;而應用於通訊領域的類比電路等小型產品,則其大小可能僅為10mm2,電晶體只有5百萬至1000萬只。

EET:對於大型晶片設計來說,一般需要多長時間才能投片?

Magarshack:針對客戶的設計需求,從制定晶片設計決策到投片,一般需要一年半左右的時間。我們所做的工作就是挑選出適當的設計。當然,在新製程技術下,每項都屬於大型設計,因此我們投入了更多的設計人員。此外,我們也盡可能在設計中建置更多的IP再使用。

EET:那麼你們在Crolles2中的投入如何?為什麼Crolles2如此重要呢?

Magarshack:基本上,單獨一家公司無法負責開發90奈米或65奈米節點所需的研發投入,因為我們與來自飛利浦和飛思卡爾公司最優秀的工程師共同合作,並為這三家公司提供最先進的製程開發技術。此外,由於這些工程師們在此領域具有豐富的經驗,使我們具有產品異化的能力,而且還能夠在其中添加一些製程步驟,以確保了產品的競爭優勢。

我們從電晶體級設計工具庫和技術文件起步,下一步將共同開發單元設計庫。由於該製程完全一樣,因此這些設計庫能互換;稍後我們還將完成SoC上商用IP互換協議。目前,我們這三家公司都實現了90奈米晶片的量產,並將於2006年二季實現65奈米的完全產品化。

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Philippe Magarshack

現任意法半導體集團副總裁、設計自動化和設計庫計畫主管

1985年巴黎Ecole Nationale Superieure des Telecommunications碩士

曾任職於AT&T貝爾實驗室、法國Thomson-CSF公司;

1994年加入SGS-Thomson Microelectronics(現意法半導體)研發中心,

從事CAD、設計庫管理至今。

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作者:葛立偉

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