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測試與測量  

採用嵌入式測試器實現SoC中儲存子系統的良率設計

上網時間: 2006年01月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:SoC  儲存  良率  IP  IIP 

系統單晶片(SoC)中記憶體容量的增加以及嵌入式記憶體支配整個晶片良率的事實,使良率設計(DFY)面臨日益嚴峻的挑戰,特別是在新興的90nm和65nm半導體技術領域。由於嵌入式記憶體容易產生較高的缺陷率,會對整個晶片良率和良率管理產生重要影響,因而DFY成為製造的關鍵問題。

傳統的記憶體測試和修復方法不能有效地管理目前SoC的複雜度和水漲船高的測試成本。為了克服這些挑戰,半導體知識產權(IP)供應商提出了一種稱為IIP(基礎架構IP)的新型IP,IIP的作用就像嵌入晶片內部的微型測試器。

IIP的例子包括用於邏輯和記憶體的內建自測試(BIST),以及用於嵌入式記憶體的內建修復分析(BIRA)、內建自修復(BISR)和錯誤校正程式碼(ECC)。本文將討論這樣一種針對嵌入式記憶體測試和修復的IIP,以及這種IIP如何解決設計和製造過程各個階段的良率問題。

技術挑戰

摩爾定律引領人們持續不斷地研究更複雜和更大規模的設計,製程節點正從130nm、90nm、65nm及以下節點向更小的矽尺寸邁進。這些更新的製程技術造成設計規則複雜、製造和光罩成本更高。因此,針對如此先進技術的設計團隊需要了解其設計能否在可接受的良率等級上具有可製造性。

傳統上,良率問題一直屬於製造團隊的研究範圍,但是,在上述先進製程技術領域,設計工程師正將注意力轉向晶片設計流程中的可製造性標準。採用新興技術導致良率下降體現在三個方面:隨機缺陷、系統缺陷和參數缺陷。解決這些問題的良率改進方案有很多,貫穿設計到製造的產品流程的各個階段都要進行良率管理。

圖1:SoC中記憶體的使用情況。

這可以分類為對設計進行邏輯添加和實體修正。實體修正的一個例子是良率驅動的版圖設計,重點是修改影響設計性能並進一步影響整體良率的版圖設計規則。邏輯添加對設計添加測試結構以幫助提高製造過程的良率。測試結構被設計用於檢測元件中因隨機、系統和參數缺陷造成的各種故障,以及修復嵌入式記憶體中的某些缺陷。

新興技術使單晶片中能夠整合更多的嵌入式記憶體,進而使記憶體成為SoC中佔據支配地位的組成部份,如圖1所示。嵌入式記憶體採用了比晶片上邏輯部份更先進的規則進行設計,因而缺陷級別更高。記憶體的結構致密,實際上其缺陷密度的代表值是邏輯部份的兩倍。因為IC中包含記憶體和邏輯部份,因此記憶體決定了整個SoC的良率。修復記憶體中的缺陷,就能夠改善整體良率並實質性節省製造成本。

此外,先進技術提供了廣泛的製程選擇,滿足了在同一設計上具有不同記憶體容量和架構的多種應用(設計)的需要。對於需要記憶體測試和修復方案的多種記憶體架構以及不同冗餘配置的設計,這些挑戰增強了對良率管理的需求。

嵌入式記憶體測試和修復

在嵌入式記憶體中管理良率的一種方法是在製造修復過程中利用冗餘或空閑單元。以歷史的觀點看,嵌入式記憶體一直具有自測試能力,但是不能自修復。近來,嵌入式記憶體因缺陷密度較高,被迫採用冗餘單元,就像獨立式記憶體一樣。對特定的記憶體確定足夠及合適類型的冗餘單元,需要記憶體設計知識和待選用製程節點的歷史故障資訊。這本身就是一個挑戰,何況正確的冗餘單元並不能解決全部問題。掌握記憶體缺陷檢測和定位的方法並分配冗餘單元需要用到缺陷分佈的製造知識。

傳統的記憶體測試和修復方法依靠外部記憶體測試器和通用目的冗餘分配軟體來修復記憶體,然而,不斷增加的測試成本促使人們開發嵌入到SoC之中的整合式測試和修復結構。先進的記憶體測試和修復系統通常被嵌入到晶片上以診斷出現故障的記憶體位元,並利用記憶體中的冗餘資源(行或列或二者都用)修復出現故障的記憶體。

這樣的系統由一個測試和修復處理器以及封包器(嵌入關鍵測試功能)構成,以便與記憶體、儲存記憶體配置標誌的熔絲盒以及記憶體本身(包括冗餘和非冗餘記憶體)介面。處理器具有四個關鍵測試和修復功能:一個BIST引擎用來製作記憶體的特定測試模式;一個BIST診斷引擎用來分析和識別故障;BIRA、修復和冗餘分配邏輯演算法用來重配置記憶體行;待被做拓樸有效的後修復的列。

STAR記憶體系統採用多種方法修復嵌入式記憶體並實現最佳的製造良率。圖2所示SoC利用IIP和STAR進行嵌入式記憶體修復。STAR處理器與嵌入式記憶體自動交互作用以測試和診斷每一個記憶體並確定是否可以修復,如果可以修復就產生一個修復標誌。邏輯測試器發起測試和修復作業之後,STAR處理器接管以進行測試、診斷和產生修復標誌。

圖2:STAR記憶體系統。

測試器把修復標誌傳輸到雷射熔絲燒斷設備,由它依次燒斷熔絲盒中的熔絲。熔絲盒的內容與修復標誌相對應,由STAR處理器加載到相應的記憶體進行修復。因此,IIP徹底地減少了測試成本,並使外部測試資源需求最小化。此外,利用不需要外部雷射熔絲燒斷設備的非揮發性熔絲,製造成本被降低了。該技術使多次修復成為可能,因而適用於現場級修復,特別適用於用奈米技術製成的、更易出現後製造可靠性故障的元件。

隨著設計中記憶體密度的增加,一個設計中就有幾百個記憶體實例,讓一個STAR處理器來驅動所有記憶體的測試和修復是不切實際的,因此,需要一個具有多STAR處理器的先進嵌入式IP解決方案來支援除錯、診斷和現場修復。每一個STAR記憶體系統由一個STAR處理器、一定容量的記憶體和一個熔絲盒組成。目前典型的設計需要採用多STAR記憶體系統實例。

多STAR記憶體系統實例如圖3所示,需要彼此之間互連並連接到IEEE 1149.1 JTAG介面,以便外部測試設備在診斷和除錯過程中存取晶片。每一個STAR處理器上的P1500埠採用IEEE提出的IP到IP互連協議將多STAR記憶體系統實例彼此之間連接起來。然而,這些P1500埠也要連接到晶片的JTAG介面。為了使連接過程自動完成,一個稱為JPC編譯器的JTAG到P1500轉換器的設計已完成。掌握了每一個STAR記憶體系統實例的情況,JPC編譯器就可以產生邏輯把所有P1500埠與外部JTAG介面互連起來。就本質而言,JPC邏輯具有晶片級IP基礎架構‘集線器’的作用,圖3所示為具有兩個STAR記憶體系統實例的複合IP(功能和IIP的混合)。

先進技術的記憶體缺陷分佈隨著位元單元更小、版圖更密而產生變化,Generic March型測試演算法不足以處理這些技術中的複雜缺陷。STAR記憶體系統提供增強型March測試演算法,覆蓋了單個單元故障、雙單元故障、複雜耦合故障以及多測試模式,因而為記憶體讀寫作業製作專用應力情形。因為缺省演算法不足以處理細微製程變化引起的缺陷,STAR處理器還支援可對系統進行程式的用戶定義演算法。為了確保最佳的品質,STAR記憶體系統採用記憶體拓樸不規則資訊來產生最精確的背景模式。

STAR記憶體系統支援彈性修復策略以最佳化製造和現場作業過程中的良率,製造流程跨越從晶圓探測到最終封裝元件量產的全部過程。修復策略描述確定冗餘分配和執行修復的條件,STAR記憶體系統支援硬修復、組合修復和累積修復。

硬修復需要利用晶片上的永久儲存機制(例如雷射熔絲、NV熔絲)以便斷電後保持修復資訊。

組合修復結合了硬修復和軟修復的優點。軟修復不用熔絲,因而上電後要產生修復標誌。因為軟修復在所有測試條件下對所有故障類型的揭示不夠有效,我們建議與硬修復結合使用。因此,組合修復就是工廠中的硬修復和隨後現場的軟修復的結合。

累積修復有助於累積多種測試條件的修復標誌以獲得最高的修復效率和最大化地恢復良率。

嵌入式記憶體測試和修復技術的未來趨勢

隨著半導體技術從130nm、90nm、65nm向更小特徵尺寸的變化,缺陷率會更高,導入的新缺陷會更多,缺陷類型更加多變。為了解決缺陷率問題,測試和修復組織機構需要更為智慧的方法以及更新的測試和修復方案。新興製程技術,例如90nm以下製程,會造成泄漏急劇增加,因而需要專用泄漏屏蔽措施來實現更高的品質。隨著缺陷密度的增加,更密集的記憶體需要額外的冗餘資源(行和列冗餘)。

當設計中只有少量記憶體(數十個)的時候,很容易在晶片級實現測試和修復來控制缺陷。然而,當記憶體達到好幾百個的時候,在設計實現和製造過程中管理缺陷就複雜了。試想一下,不借助於晶片級中央網路閘道與所有記憶體組通訊,邏輯和實體版圖複雜度的快速增加會導致難以在晶片級與所有記憶體實例進行通訊,所以,有必要採用智慧地晶片級測試基礎架構IP來管理數量眾多記憶體的晶片級測試和修復功能。STAR JPC是一個有助於記憶體子系統和外部測試器通訊的晶片級基礎架構IP的例子,它大幅減少了晶片級佈線擁塞,這意味著:為功能模組節省了更多面積、模組間佈線更少、各種時序問題最少以及時序收斂更快。

圖3:STAR記憶體系統網路。。

隨著幾何尺寸更小(泄漏更高,是現在的10倍),要實現更高的品質,保持力(Retention)測試就變得越來越重要。然而,如果我們嚴格測試每一個記憶體的話,保持力測試也會造成測試時間太長。因為這是一個針對所有記憶體的公共測試功能,所以可以移到晶片級IIP來平行執行該測試。保持力測試可以在多個STAR記憶體組之間平行執行,大幅削減了測試時間和測試成本。

當設計中有數百個記憶體的時候,測試時間就是一個重要因素。為了最佳化測試時間,用戶應被容許調度被測記憶體組的順序:平行、串列或二者組合。這就需要一個可由用戶在製造測試過程中程式的晶片級智慧調度器。STAR JPC的內建智慧調度器容許用戶調度各種記憶體實例的測試。本質上,借助於智慧晶片級測試IIP,用戶可以削減測試時間和測試成本。

採用90nm及其以下製程,許多高速設計(特別是電腦、通訊和圖形應用)需要做嚴格的高速測試以滿足品質目標,這就需要在測試引擎和記憶體之間快速交換數據以確保記憶體在期望的速度下經受測試。它要求測試資源與記憶體的整合最最佳化,以確保同時達到最佳品質和最最佳化面積/性能的折衷。因此,我們將測試引擎(軟IP)的許多時序和版圖關鍵組成部份整合在硬巨集中,時序關鍵路徑已被做在硬巨集中,附加可測試邏輯正被嵌入到硬巨集中以獲得更高的覆蓋率,因而最終獲得最最佳化的面積、最小的佈線開銷和更高的品質。作為一個既設計記憶體IP又設計測試和修復IP的整體解決方案供應商,這些都是可能實現的,因為他們能借助於測試和修復技術最佳化整個記憶體系統的面積、時序並實現高度可製造性。其它方案因為記憶體由一家公司設計,而測試和修復單元卻由另一家不同公司提供,彼此之間存在非常嚴格的邊界,因而就不能實現這種等級的最佳化。

未來新興製程會使設計規模成長並容許我們在設計中整合更多的記憶體。目前,我們已使包含幾百個記憶體的設計投片了,現在正開始設計包含幾千個記憶體的單晶片。設計中多個分層造成的極大複雜度,需要能智慧管理設計整合的自動化性能,這種性能必須很好地了解嵌入式記憶體測試和修復架構,並容許在SoC級插入、刪除和修改記憶體子系統。

本文小結

目前日益成長的上市時間壓力常迫使半導體代工廠開始採用尚未成熟、良率還沒有達到穩定狀態的新興製程進行生產,因此,良率管理成為半導體製造過程的一個重要問題。記憶體的嵌入式測試和修復就是有助於最最佳化良率並使測試成本最小化的關鍵製造技術,採用STAR儲存系統來測試和修復嵌入式記憶體能夠大幅提高良率並確保高品質。

作者:R.Chandramouli博士


產品行銷總監


Virage Logic公司




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