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你要自己做65奈米晶片的線路佈局嗎?

上網時間: 2006年03月03日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC layout  65奈米晶片  COT  客製化晶片  ASIC 

大部份人認為,65奈米節點晶片設計只不過是對洩漏電流、多變性、訊號整合問題投以更多的關注。真正的變化可能是,隨著客戶自有工具 (COT)設計流程模式面臨挑戰,IC設計業者重回客製化晶片(ASIC)設計流程模式時代,做線路佈局(IC layout)設計的工程師可能更少。

Richard Goering

至少市場研究公司Gartner Dataquest的EDA首席分析師Gary Smith是那麼認為。Smith最近強調,65奈米設計技術上雖比預期容易,卻因主要使用者停止線路佈局,可能促使半導體產業出現新的變化。他還認為,90奈米已出現此種趨勢,主要是因為可製造性設計(DFM)在90奈米以下遭遇挫敗。對於公開客戶必須因應這些DFM問題的製程模型與資訊,晶圓廠也備感猶疑。

面對這種局面,甚至只有積體元件製造商、晶圓廠與幾個頂尖的無晶圓廠會嘗試線路佈局(IC layout),其餘會將設計交給晶圓廠、傳統ASIC廠商,甚至可能是如eSilicon或Open Silicon之類的「無晶圓ASIC」供應商。

不過,COT已死的傳言未免也言之過早。對許多應用而言,0.13微米甚至於0.18微米設計剛剛好,目前的工具也還能用。這也是為何未來數年,還會看到COT廣泛運用在許多製程節點。

而且,可能還有一些方法將加密的晶圓製程模型出售給無晶圓客戶,以保護晶圓廠的矽智財(IP)。

即使很少公司做線路佈局,完成的線路佈局可不少。隨著功率與可製造性設計議題,將對可以因應90和60奈米可能之產能的工具有所需求。

對當今「主流」晶片設計工程師而言,可是相當棘手的抉擇:您確實需要90奈米還是 65奈米先進製程,或是維持在較容易的製程節點?或是您只要使用現場可程式閘陣列(FPGA)就可以了,對於90和 65奈米這些惱人的晶片,就讓別人去擔憂吧。

作者:Richard Goering 是EE Times 設計自動化專欄執行主編




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