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65奈米IC製程變異性可望得到解決

上網時間: 2006年06月14日     打印版  Bookmark and Share  字型大小:  

關鍵字:製程變異性  空間關係  柵氧化層  簽字確認  緩衝器插入 

半導體製造商以及許多大學均在CAD領域進行深入研究,而為IC製程變異性帶來了嶄新的解決方案。不久前在美國舉行的國際實體設計研討會(ISPD)上,從與會者所做的報告中已可看出為65奈米及以下節點的晶片設計帶來了新希望。在這些節點上,溫度、電壓和製程變異對晶片的時序、可製造性與良率都會造成深遠的影響。

用來解決變異性問題的設計工具才剛剛起步,而且通常很難從晶圓代工廠獲取製程統計數據。在本次研討會上,一篇論文提出了消弭代工廠和設計人員間鴻溝的方法,闡述了晶圓廠如何在空間相關性基礎上對製程變異進行建模,從而為統計時序分析儀等工具提供測量數據。該論文榮獲了ISPD 2006最佳論文獎,作者分別來自加州大學洛杉磯分校(UCLA)和IBM研究中心。

“製程變異性是本次會議中最重要的主題。”ISPD 2006的大會主席Lou Scheffer稱,“隨著製程尺寸的不斷縮小,變異性已經逐漸成為所有人關注的問題。”Scheffer目前任職於Cadence Design Systems公司。

圖:空間變化影響到達時間,相關的閘極長度減少了時序變異性

“變異性是設計中應該受到關注的主要議題。”Cadence公司技術長Ted Vucurevich在進行專題演講中表示。他指出,過薄的閘極氧化層使得一個原子的改變導致25%的基板電流變化。此外,他還提及,元件運作模式也已成為變異性的一個來源。比如,手機晶片根據通話、播放視訊或顯示影像等不同狀態,會顯示出不同的‘熱點’。

Vucurevich認為,解決這些挑戰需要新一代的EDA架構。他表示,目前的CAD架構實際上仍是按合成、佈局、佈線等基本明確步驟進行的排序。而現在需要的是一種‘端對端’方案,可以同時進行實體、電子和邏輯各方面的作業。為了建立這種架構,目前的應用必須在共享記憶體中相互作用,並且以高性能彼此合作。

評估空間相關性

在陳述這篇有關空間相關性擷取的ISPD‘最佳論文’時,UCLA的博士生Jinjun Xiong表示,奈米級製造中的製程變異會對設計最佳化和簽字確認(signoff)產生莫的大影響。他引用先前的工作來證明,製程變異可能產生20%的時序變化和25%的泄漏功率變化;在電路微調中,這些可能意味著20%的面積和17%的功率差異。

UCLA的這項研究工作集中在晶片內的空間變化上。Xiong解釋,空間相關性十分重要,因為元件的位置越近,它們相似的可能性就越高。早期的工作顯示,不考慮空間相關性可能導致30%的時序差異,而空間變化可能佔整體變化的40%到65%。

統計時序分析技術假設所需的空間相關性資訊預先已知。但獲得該數據的唯一精確方法就是從晶片測量中擷取,該論文的作者表示。“我們遺失了一個環節,那就是擷取有效空間相關性模型的技術,”Xiong表示,“這一遺失的環節正是我們的研究目標。”

這篇文章概述了一種可靠的空間相關性擷取技術,該技術考慮到不可避免的測量噪音。實驗結果基於隨機抽樣法(蒙特卡羅法分析),據稱針對擷取製程變異的誤差低於10%。“EDA工具需要數據,”Cadence的Scheffer指出,“晶圓廠有數據,卻沒有模型。從晶圓代工廠已有數據中擷取可用模型的想法是一大貢獻。”

UCLA還有一篇論文描述了一種考慮到製程變異的緩衝插入演算法。與傳統的決定性方案相較,這種演算法宣稱可使時序改善15%。

平滑分佈

許多人都把統計時序分析視為IC實體設計下一個重大步驟,但它也有某些侷限性。現有演算法一般都假設製程參數具有平滑的高斯分佈,而且變量是線性工作的。但實際的晶片並非如此。

威斯康辛大學電子和電腦工程系教授Charlie Cheng提出了一種利用二次方程式對非高斯參數進行建模的方法,以及一種為了統計參數分佈而對‘信心區間’(confidence inrterval)進行分析的系統方法。例如,97%的信心區間顯示,‘實際平均值’會落在分佈曲線內的機率為97%。參數也許是非高斯的,但平均值估算卻可能接近高斯值。

IBM研究中心的研究員Ann Gattiker指出,在開始出貨前發現缺陷的能力至關重要,但卻常常被忽略。她提出了開始出貨產品品質等級(SPQL)的概念,作為顯示瑕疪品佔總體開始出貨產品比例的基準。

“良率的增加會提升SPQL,但這並非全部。我們在測試中需要考慮故障機制的可檢測性。與我們合作可以實現可測試性。”Gattiker告知裝配CAD研究人員。

Cadence公司的Vucurevich:製程變異性是最重要的設計問題。

作者:葛立偉




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