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Renesas發表可穩定65nm嵌入式SRAM的新技術

上網時間: 2006年06月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:Renesas  65nm  SRAM 

瑞薩科技(Renesas)宣佈開發出一種技術,有助於65nm SRAM生產製程的穩定實現。新技術採用了一種直接圖形成型佈局(straight-pattern-shape layout)和讀寫輔助電路(read-assist and write-assist circuits),以克服採用精細製程技術時由於電晶體固有特性可變性帶來的SRAM不穩定問題。尤其是,該技術解決了與閾值電壓(threshold voltage,Vth)有關的電晶體導通或切斷時出現的邊線電壓等重要問題。

採用65nm製程的全球面積最小(0.494μm2)記憶體單元測試樣品,包含一個8Mbit、6電晶體型SRAM;利用該晶片對穩定執行能力進行驗證的數據顯示,利用這種設計方法可以在量產時實現廣泛的整體Vth的可變性──與不採用該方法的情況相較,產量可提高兩倍以上。其應用包括用於微處理器和系統單晶片(SoC)元件的嵌入式SRAM。

新的穩定性技術包括三個方面。首先,它可利用直接成型的儲存單元佈局抑制可變性。第二和第三,在SRAM陣列上加上兩種類型的輔助電路。一個是有利於實現穩定性和高性能相容的讀取輔助電路,一個是可提高寫入速度的寫輔助電路。用於使用了更小的特徵尺寸,上述電路需要採用更加精細的大規模積體電路製造製程。

此外,由於進一步的小型化將引起電晶體主要特性更大的變化,尤其是Vth的變化。本機Vth可變性尤其令人關注。這種隨機現象是由半導體中的雜質狀態的波動造成的,甚至在同樣類型的相鄰的電晶體中也會出現。這種情形可能引起嵌入式SRAM的執行不穩定,而且還可能導致系統執行的不穩定,甚至造成系統故障。

新的穩定性技術可以實現一種可直接進行晶片佈局圖形成型的製程技術,而無需對局部尺寸進行修改。這樣就可以簡化圖形成型過程,而且電晶體的成品尺寸也更加一致。這種對電晶體特性可變性的抑制,有助於改善儲存單件電氣特性的對稱性和穩定性。

當Vth處於低狀態時,讀輔助電路將自動控制字線電位,使之降低以增加穩定性;當Vth處於高狀態時,該字線電位升高,可實現更高的加速性能。即使本機Vth可變性增加,導致電氣特性的對稱性惡化的話,也可以實現穩定性和高超性能之間的相容性。

在一次寫入作業期間,採用佈線電容器的寫入輔助電路可迅速降低記憶體單元電源線的電壓。在短短0.3ns,該電壓即可下降到大約0.1V,因而提高了SRAM的寫入速度。

瑞薩指出,此一穩定性方法可以解決與製程小型化有關的基本問題。該公司期待新技術將有助於改進採用更先進半導體製程的SoC晶片之製程。




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