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台積電與ARM合作完成低功率65奈米測試晶片

上網時間: 2006年07月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:65奈米  動態功率  低功率  功率閘控  power gating 

台積電(TSMC)與處理器核心IP業者ARM公司共同宣布,兩家公司已合作完成65奈米低耗電量(low power)測試晶片的試製,藉由創新的低耗電量設計解決方案,成功大幅地減少晶片的動態功率消耗(dynamic power)及漏電功率消耗(leakage power)。

台積電與ARM經過一年的合作,以具備先進電源管理技術的ARM926EJ-STM處理器為基礎,成功產出65奈米低耗電量測試晶片。藉由採用動態電壓及頻率調整(dynamic voltage and frequency scaling,DVFS)技術,此一ARMR測試晶片在各種不同操作模式下的耗電量都是最省電的,動態功率消耗較原先晶片設計的降低幅度超過50%以上。更值得一提的是,除了台積電65奈米低耗電量製程所提供降低漏電功耗的優勢之外,透過先進的功率閘控(power gating)技術,可以再進一步大幅降低待機漏電功耗(standby leakage)達8倍之多。

ARM公司的院士David Flynn表示,隨著行動產品採用更先進的製程技術來提供更好的功能與效能,電源效率(power efficiency)已是半導體業界最重要的挑戰。ARM與台積電的目前的合作包括65奈米及45奈米製程技術,此次成功生產此一測試晶片,並且完全通過功能驗證,同時也展現了透過密切的技術合作,能夠達成大幅降低漏電及動態功率消耗的目標。

台積電設計服務行銷處資深處長溫國燊表示表示,我們與ARM公司的合作,成功顯示了使用先進製程技術,搭配創新的晶片設計技術以及針對特定製程開發的元件資料庫,可以大幅降低晶片的耗電量,這對使用先進製程技術的客戶而言,是相當重要的優勢。此一測試晶片的元件資料庫提供不同的輸入電壓選擇,同時也包含低耗電量的memory macros、level shifters、retention flip-flops以及isolation cells。




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