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漏電流成為65奈米的頭號難題

上網時間: 2006年09月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:漏電流  功率  電壓閥值  製程變異  訊號完整性 

對於來自業界的第一份有關65nm設計報告來說,它帶來的好消息是:在65nm遇到的問題看起來在90nm都出現過;而壞消息則是:在90nm令人苦惱的一些問題,在65nm節點變得更為嚴重。

參與過65nm計劃的設計師一般視漏電流為最大問題,另外,他們嘗試各種不同方法管理功率,這些方法包括:不同的電壓閥值和電壓”島”。

“很明顯,閾值泄漏和閘泄漏變得顯著惡化。必須採用新設計技術,”設計服務商S3公司(Silicon & Software Systems)的系統IC業務部門總經理Dermot Barry表示。

部份業界人士指出,由於製程變異問題惡化,可製造性設計(DFM)演變成一個更大的問題。而隨著佈線密度加大,訊號完整性問題變得更加明顯。

在製造性方面,解析度強化技術(RET)在65nm變得更複雜,TI技術開發經理Peter Rickert表示,製程變異帶來更大影響。“±1nm的變異在65nm節點上就顯得太大了,在65nm我們談論的閘長度是40nm,而在90nm則是50或60nm,”Rickert指出。

不過,許多設計師表示,已確認從90nm向65nm的演進比以前的130nm到90nm演進容易。”我不認為它們之間存在著顯著斷層,”處理器開發商P.A.Semi公司工程副總裁Sribalan Santhaman表示,雖然90nm的一些問題在65nm更為惡化,但起碼沒出現新問題。另外,除了採用鎳矽化物製造電晶體之外,向65nm節點的演進不涉及重要的材料改變。

Gartner Dataquest預估在2006年將啟動238個65nm ASIC計劃,而根據該公司的統計結果,2005年僅有26個。不過,目前為止許多65nm投片僅是測試晶片而非量產。在閘容量方面,65nm設計極限鮮有突破。

新思科技統計了20個65nm的投片,其中15個採用了新思科技的實體設計工具,該公司EDA實現部門高階行銷總監Saleem Haider表示。整合元件製造商(IDM)和無晶圓供應商正進行65nm計劃,這些計劃集中在消費應用和桌上型電腦繪圖處理,他介紹說。

Cadence參與了9個65nm投片,並公開宣佈參與了S3和P.A.Semi公司的投片設計。而Magma Design Automation則聲稱參與了8到10個投片計劃。


圖1:保持觸發器保持狀態。本地電源可以被切斷

“我們所見的所有65nm計劃都採用了低功耗措施,”Cadence產品行銷副總裁Eric Filseth表示,”它們都採用了多電壓閾值泄漏最佳化。許多設計著眼於電源切斷,採用多個電壓設計有許多好處。但是,你必須積極管理設計中每一部份的功耗。”

S3握有降低漏電流的精湛技術。S3目前已為IDM完成了3個65nm設計投片,但都沒有量產;與Cadence合作的計劃是一款500MHz、10萬閘的消費用運算元件。

實現多閾值CMOS的傳統方法是採用兩個庫,Barry指出,設計師利用速度慢但漏電流小的高閾值電壓實現盡可能多的邏輯功能。然後,他們從低閾值庫中選取電晶體來實現時序比較重要的關鍵網路。

“最新的技術採用多閾值邏輯閘,因此你將擁有植入邏輯閘內的高閾值電壓(Vt)標頭(header)或標尾(footer),這將能在空閒模式時關閉邏輯閘。該方法顯著降低了漏電流,”Barry介紹說,“不過這些庫才剛開始出現。在65nm上,S3還採用保持觸發器,在電路斷電時仍能保持其狀態。”

Barry指出:90nm和65nm製程所採取的‘低功耗’處理並非完全恰當,因為其漏電流的降低也許是以更高的動態功耗為代價的。一個高性能製程將降低動態功耗,但漏電流可能高一個數量級。所以,對特定應用來說,理解哪項功率指標更關鍵就變得至關重要。

Barry表示,對65nm來說,S3將晶片分成不同的供給電壓‘島’,在正常工作時,這些島間需彼此溝通。“你必須在不同電源域間轉換數位訊號的電平,它會導入時序問題,”他說,“你需要電平轉換器,還需要由IP供應商提供的隔離核心。”

多電源域使時序問題複雜化,Barry指出,它比過去需要更多的拐點(corner)分析。在缺少統計時序分析的情況下,他說,“我們只能採取非常保守的方式。”


圖2:隨著製程節點的越來越小,閘泄漏顯著加大

90nm製程節點導入了諸如雙過孔、散佈線和金屬填充等DFM技術,在65nm仍需要這些技術,Barry表示,“poly的位置有可能影響標準核心的佈局,另外,poly中的彎曲也會對標準核心的時序造成影響。雖然EDA工具/供應商正應對這些挑戰,但進展不快。”

最近,P.A.Semi公司完成了一款測試晶片的投片,Santhaman介紹。晶片中包含該公司2GHz的PWRficient處理器CPU的‘微縮版本’以及快取記憶體和鎖相環。

漏電流是65nm面臨的大問題,所以,P.A.Semi公司在晶片上產生了多個電壓島,Santhaman介紹。該作法帶來了新挑戰,例如,如何驗證休眠模式的輸入和輸出?

P.A.Semi公司還採用了多個電壓閾值,“但必須小心,”Santhaman表示,“若電壓島工作於低的Vdd,則要遠離高閾值電壓核心,因這些核心不好升級。”電壓島還使訊號完整性問題複雜化,這是因為如何合理佈局具有低電感的電源已成為一個新問題,他表示。

“因為在晶片上使用不同的Vdd島和電壓操作,究竟該在哪個工作點進行時序分析?”Santhaman提出疑問。傳統的靜態時序分析工具是基於單拐點的。現在需要的是那些能處理各種不同電壓、溫度和製程變異的模擬工具,Santhaman表示。

基於該原因,Santhaman將統計時序分析看作是在65nm得到高良率的‘不可或缺”的工具。他表示,因EDA供應商尚無這類產品,所以P.A.Semi公司正自己開發這種工具。

若有更多的公司參與製程控制研究,則諸如漏電流等問題就越容易得到控制。英飛凌科技最近用65nm製程投產了一款內含ARM9 CPU核心的IP巨集,該計劃是英飛凌與新加坡特許半導體(Chartered)、IBM和三星聯合開發65nm製程的一部份。

“若增加通道長度,則生產出的相應元件速度就慢、但漏電流小,”英飛凌65nm平台技術專案主管Heinz Schuetzeneder表示。“薄的閘氧化物速度快但漏電流大,而厚的氧化物速度雖慢但漏電流小。”英飛凌還採用了多個電壓閥值及多個電壓域,他透露。

設計師需瞭解製程變異窗,Schuetzeneder表示,為此他們需要來自半導體代工廠的、經過最佳化的、含有製造參數的庫。“統計時序是研發概念的一部份,如要一覽無遺地囊括全部拐點和所有變異,則研發工作量將以指數級成長,”他還說,“我們期待著EDA供應商。如果這些好用的工具還要再等5年才能開發出來就沒意義了─現在就迫切需要它們。”

TI聲稱,採用公司自己的SmartReflex技術─這是一種用於解決功耗和性能管理問題的自適應元件、電路設計以及軟體的結合,已將65nm的漏電流降至最小。TI在2005年1月投產了其首款65nm產品,Rickert表示,目前該晶片已接近量產,它是一款用於手機的基頻產品。“我們將該晶片分為多個電源域,並對SRAM編譯器實施了更積極主動的功率管理,”他說,”在我們的標準庫中,還有僅在65nm才有的具備保持力的觸發器新元件。”

對電源分佈和壓降必須給予更大關注,因為當晶片工作在1.2或1V,“必然沒多少餘量,”Rickert表示,對一個1GHz的核心來說,即使閘長度1nm的變異,都會影響性能。

在製程方面,Rickert表示,除了TI已購買的新型後解析度強化技術設計檢驗工具外,65nm製程在材料、微影和工具方面不需要任何改變;另外,到目前為止,65nm的良率看起來比90nm提升的更快。

FPGA設計師將65nm看作是提升能力的進階之路,並根據電晶體的數量不斷擴展65nm的極限。不過他們也採用規則構造,將相同的元素多次複製,所以與採用標準核心進行設計的同行相較,遇到的設計挑戰要容易應付些。

雖然如此,一些棘手的問題仍然存在。“關於65nm,我首先要說的是,功率管理非常困難,”Altera的IC設計副總裁Brad Howe表示,“其次,是要對訊號完整性給予更多關注。”

“我們用到的每個工具都存在缺陷,”Altera公司設計工具及設計方法學部門經理Guy Dupenloup說,“最困難的地方是電壓降分析,那裡需要對大量數據進行分析。”

賽靈思不堪忍受65nm節點泄漏功率的增加,所以採用厚的閘氧化物及多個電壓閥值,該公司產品技術副總裁Vincent Tong介紹。他同時指出,需關注的另一件事是在晶圓和晶片中都存在的製程變異,與130或90nm相較,65nm節點製程變異的影響要大得多。“首先,製程實施必須保證在限定的製程窗內,為此,我們與聯電和東芝合作,並為此做出了巨大努力,”Tong表示,“其次,我們的設計必須在該製程窗內能夠工作。為處理製程變異,我們必須進行多次模擬。”

對那些為升級到65nm而冥思苦想的同行有什麼忠告嗎?“採用PFGA,”Altera的Howe表示,“我們事先進行了探索,為用戶事先解決了這些問題。”

對那些仍想用65nm設計ASIC或ASSP的同行,Howe的建議是:“要準備投資所需要的架構。這種工作無法外包。不能買了工具,卻又把它扔一邊。要準備實實在在地投入資金,獲得你想要的架構。”

作者:葛立偉




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