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Cadence試圖以單一時序分析工具簡化65奈米設計流程

上網時間: 2006年10月23日     打印版  Bookmark and Share  字型大小:  

關鍵字:簽核品質  Signoff-quality  設計簽核  signoff  瓶頸分析 

在65和45奈米製程節點上,採用多種時序分析工具已經變得難以控制。這是Cadence設計系統公司近期所表達的看法,也是該公司發佈Encounter Timing System的原因。該工具被形容為奈米系統單晶片(SoC)設計中具有‘簽核確認品質(Signoff-quality)’的時序分析產品。

目前大多數的設計流程都應用了兩個時序分析工具,一個用於執行,而另一個用於簽核確認。後者基本上都是採用Synopsys的PrimeTime,它是用於最終靜態時序和訊號完整性簽核的業界標準。當各個單獨工具產生的結果缺乏關聯性時,設計人員常常被迫胡亂修補設計,直至符合要求為止。

這種雙工具的解決方案造成許多不便,但在130奈米節點仍然還可以控制,Cadence公司Encounter平台產品行銷總監David Desharnais表示。然而,他指出,到45奈米節點時,由於更多複雜因素的作用,不同時序基礎架構之間已幾乎不可能產生關聯性。

“我們在90奈米節點時便已發現到這種雙工具系統中的問題,”Desharnais提到,“但在65和45奈米節點,就不得不面對這個問題了。”

“在130和90奈米節點時,還沒有太多必須加以關聯的東西,”Cadence公司Encounter平台產品行銷副總裁Eric Filseth談到。“隨著製程轉向65和45奈米發展,出現了越來越多不得不擔心的低層級問題,而計時器也必須在更多的地方實現一致。”

提供迴路簽核確認

正如Magma設計自動化公司在去年為其Cobra計畫推出一系列產品一樣,Cadence表示,它為用戶提供了‘迴路中簽核確認(signoff in the loop)’的能力。這個概念宣稱可排除‘將設計丟給他人’以PrimeTime進行最終時序簽核確認的必要,而提供在設計流程內精確地進行最終簽核確認的能力。

Gartner公司首席EDA分析師Gary Smith認為,這種概念本身並不新奇。客戶一般都喜歡只使用一個時序分析工具以簡化設計流程,他表示,但如果其準確度不能相提並論,那麼他們就不可能放棄PrimeTime。

“PrimeTime一直是所選用的時序簽核確認分析軟體,儘管它未必是訊號完整性(SI)的,”Smith表示,“因此,在設計流程中,選用任何其它時序分析軟體的唯一好理由,就是它比PrimeTime更為精確。不過,目前的情況已有所改變。隨著Magma和Cadence開始分食Synopsys的市場佔有率後,晶圓廠也開始接受Magma和Cadence的時序簽核確認工具。”

Cadence公司的Encounter Timing System據稱能夠同時為邏輯設計和實體設計提供具有簽核確認品質的時序分析。建構於Encounter平台的這款工具,可提供奈米級的實體建模,包括壓降(IR drop)、SI延遲,以及突波與約束檢查。Cadence表示正致力於開發一種統計的時序分析功能。

支援全局時序除錯

這項工具還具備一種稱為全局時序除錯(global timing debug)的能力,據稱能提高時序錯誤辨識效率。根據Cadence的Desharnais指出,全局時序除錯功能減少了費心鑽研各種報告以診斷和除錯故障的手動操作步驟。透過其圖形化介面,設計人員可以在全局環境中使模組級和晶片級時序可視化,包括提供‘what if分析’和瓶頸分析,以及同時除錯多個路徑的能力。

Desharnais和Filseth表示,Encounter Timing System是歷經數月研發出來的成果。他們強調,這一工具已通過各主要晶圓廠和ASIC供應商的矽晶技術驗證。該工具採用了Cadence的Celtic奈米延遲運算器與VoltageStorm電源網格驗證技術,而為對奈米效應提供了‘無可匹敵’的訊號完整性和IR精確度,它還支援Liberty庫和Cadence的有效電流來源模型(Effective Current Source Model)。

該產品目前已可供貨。Encounter Timing System L版本主要用於0.15微米及以上製程的所有邏輯和實體設計簽核確認的前端靜態時序分析。該產品的XL版本針對130到65奈米的實體設計簽核確認,提供具有SI和IR的時序分析。Cadence並計劃在2007年推出針對45奈米和32奈米節點所設計的高階GXL版本。

作者:麥戴倫




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