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EDA/IP  

EDA業者對高速互連的標準缺乏共識

上網時間: 2006年10月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:AMS  IBIS  建模  API  訊號完整性 

由於用來模擬晶片高速互連的工具還缺乏統一標準,因此當晶片互連速率達到5Gbps或更高時,所引發的各種有關問題也節節升高。最近,Cadence公司和明導國際就為了使各自的競爭方案贏得支援而陷入了這樣的對立中。

兩家公司的提案目前已公開於IBIS巨集建模庫任務小組(IBIS Macromodeling Library Task Group)中,但迄今為止,尚未顯示出哪一家具有明顯的勝出優勢。

“我們需要新一代的EDA工具來進行序列連接設計。建模是一個特別棘手的問題,而且一直都未能加以解決。”Todd Westerhoff表示。Westerhoff在思科公司路由器部門領導一個高速訊號完整性小組。

Mentor Graphics公司一位高速設計架構師表示,現有工具將能夠解決這些問題。然而,所有的人都認為問題確實非常複雜。

業界目前正迅速轉移至採用高速序列介面來連接各種晶片、板卡和系統。但是在3.125∼6Gbps速率之間,高速訊號卻面臨困境。晶片製造商必須求助於一些日益複雜的技術,例如使用發射預加重和接收器均衡等來傳送和恢復時脈和訊號。

當採用上述技術時,利用示波器上‘眼圖模型’的傳統測試方法將不再奏效。此外,如果為了測試晶片到晶片的連接而必須對百萬位元流量進行模擬,那麼傳統的電晶體級Spice模型也不再有用武之地。正因如此,晶片製造商開始利用C或Matlab語言自行開發環境來產生晶片模型,使OEM客戶可以利用這些模型進行系統模擬。

“如果你只使用一個供應商的元件,這種模式毫無問題。但是現在所有晶片供應商各自都有與其晶片模型相搭配的工具和環境,它們彼此之間無法共同運作,而且與傳統的Spice或IBIS建模工具之間也沒有互通作業性。”Westerhoff指出。

隨著訊號速度的提升,這種情況只會變得更糟糕。晶片製造商預估必須採用一套更為複雜的標準陣列以及專有的訊號調變和濾波技術,以便可在不同的PCB和線纜上測試出不同結果。果真如此,顯示在示波器上的‘眼圖模型’便只會是一個封閉性的眼圖。

“那樣的話你什麼都測不到。這正是我們想要解決的問題。”Westerhoff表示,“它超出了過去任何人在訊號完整性方面所做的努力。”

目前,面對模型中遠遠超出期望範圍的不確定性,設計師只有忍受。而隨著速度增加,他們可能被迫必須建立板級原型來測量互連,但這樣做不僅會導致成本的增加,還會影響上市時間。


圖:用於互連建模的API能夠以5Gbps及以上速率處理演算法

孰優孰劣?

最終的目標是建立一個適用於高速設計的專用模擬方案,能夠對晶片訊號和由板內走線或板間連線細微差別造成的影響進行充分建模。這種方案應該是任何晶片或EDA供應商在保護專有矽智財(IP)的同時,也能輕易支援的一項特性。

日前,Cadence和IBM聯手向IBIS巨集建模庫任務小組提出了一個新的想法,即為高速訊號建模開發一個開放應用編程介面(API)。TI也已經表達支持這一個想法。

Cadence已經推出了擁有新演算法建模能力的PCD SI GXL工具升級版,新版本使用新的API,能在1小時內對1千萬位元的流量進行模擬。Cadence目前正與兩家晶片製造商以及一家系統公司的3個設計小組對該方法進行測試。

“我們嘗試採用實際的模型來尋找採用API可能存在的問題,並根據晶片和系統公司的需要對其進行擴充。”Cadence公司PCB部門產品行銷總監Hemant Shah表示。

Cadence試圖為複雜的建模採用一種由上而下的方法,讓晶片製造商以動態連接庫(DLL)的形式產生演算法;DLL可被插入任一款適合的模擬器中。用戶可以增加多種抖動特性以及時脈恢復機制,並可透過任何加密標準來保護IP。

根據Cadence提出的方法所採用的幾個步驟。首先,模擬器嘗試對定義通道的走線或連線進行特徵化作業;隨後,模擬器向傳送器發出脈衝響應並測量其回應;修改後的脈衝響應再度被傳送給接收器,並再度測量變化。接著,程式進行逐位元(bit-by-bit)模擬,並對接收器DLL傳送最終波形。

“就我們所知,有一些EDA公司可以將該API插入其產品中,他們的架構非常適合這個方法。”Cadence的Shah表示。

但Cadence在PCB設計工具方面的主要競爭對手Mentor Graphics則否決新API的想法,並且也仍然堅持採用其現有PCB設計工具中所支援的VHDL-AMS模型。在2004年的時候,Mentor Graphics在其ICX V3.0版模擬工具中首次推出了對VHDL-AMS的支援。

“如果我們打算支援C語言建模,那麼我們更希望看到類似針對SystemC的IEEE 1666標準,而不是一種新的專有方法。”Mentor Graphics高速設計架構師Ian Dodd表示。Dodd一直活躍於IBIS巨集建模庫任務小組中。

“我不認為我們一定需要新的EDA工具。”Dodd說,“僅僅是從晶片供應商那裡得到IBIS模型都已經夠難的了,如果還想按照Cadence提案中所要求的那樣,指望晶片供應商們為每種設計環境編譯晶片模型,那就更不切實際了。”

但Mentor Graphics方案的一個缺點是除了該公司和安捷倫以外,目前還沒有其它主要的公司在其高速設計工具中支援VHDL-AMS語言。Cadence聲稱VHDL-AMS並不能為決定反饋均衡等複雜功能進行建模。

AMS雖然佔有一席之地,但透過與IBM和TI合作,我們發現在6Gbps或更高速率的時候,AMS便無法勝任。我們的想法是在一定範圍內使用AMS,但超出這個範圍時,我們便需要一個演算法模擬器。”Cadence的Shah認為,“AMS不是針對演算法建模設計,也不適合這個方向。”

“事實並非如此。”Dodd爭辯道,“正如提案中的定義一樣,AMS有能力處理幾乎任何工作,甚至包括機械和管道設計。它相當具有彈性。”

Dodd指出,部份IBIS巨集建模庫任務小組的成員使用Verilog數位工具以自行開發5Gb以上的串列/解串器。若用戶需要,Mentor Graphics還可以支援Verilog-AMS,他補充道。

Arpad Muranyi是英特爾的一位訊號完整性工程師,也是IBIS最初的發起人之一。現在,Muranyi主持IBIS巨集建模庫任務小組的工作,對於這場持續不斷的爭論,他採取了一個較為平衡的立場。

工作小組最初開發出AMS庫後,現在已經將這些庫文件放在網站上,希望能對從事訊號完整性設計工程師提供些許幫助,因為許多工程師並不熟悉該語言。目前,該小組已經為電阻、電容器、電感以及緩衝器演算法等元素開發出許多基本的AMS庫文件。

“採用這些庫,你就可以利用IBIS將一個複雜的電路整合在一起,並使整合後的模型能夠處理具有預加重和去加重等較為複雜的緩衝器,而之前IBIS根本無法處理這些問題。”Muranyi表示。

然而,考慮到IP加密和其它如FIR濾波器等更為複雜的功能,建模庫文件還必須加以擴展來因應日益增多的問題。另一方面,“API的優勢在於你不會受到AMS語言的約束。”Muranyi表示。然而,IBIS小組的目標是避免與任一家供應商的產品在技術上產生密切關聯,他補充道。

前景不明

儘管問題很明顯,但解決方案何時定案卻不得而知。工作小組仍在權衡兩種提案的優劣。

“越快拿出方案越好,但我們並沒有時間表。”Muranyi說,“IBIS是建立在完全義務工作的基礎上,我們會盡量向前邁進,但現在只能這麼快了。”

Muranyi認為,IBIS工作小組最需要的是EDA產業更積極的參與。

思科的Westerhoff對此也表示同意。“許多EDA供應商都為高速串列連接設計推出了成熟度各異的工具,但這些工具的穩定性都還不足。”他指出。

作者:麥利




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