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因應RTL設計挑戰 Cadence推出全新整合性方案

上網時間: 2006年10月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:Incisive  signoff  RTL  驗證  Encounter 

隨著晶片設計複雜度的提升,傳統利用單點工具、連續性(sequential)的設計方式,由於無法同時解決相關聯的設計問題,因而造成非預期的設計重覆次數增加,並使RTL設計團隊面臨無法掌握設計時程的風險。對此,Cadence公司推出全新的邏輯設計團隊解決方案(Logic Design Team Solution),希望藉由前端設計技術的整合,以提升設計時程的‘可預測性’(Predictability)。

Cadence公司的產品行銷總監Michal Siwinski解釋說,“現在的邏輯設計團隊在進行設計時,除晶片功能性外,也必須一併考慮功耗、功能品質、可測試性、實體建置的可行性等。隨著設計複雜度的提升,這些相互關聯的設計問題,若不採取同步(Concurrent)的設計方式,往往會顧此失彼,解決了其中一個問題,卻使另一個問題變得更嚴重。”

Siwinski將這種無法掌握設計情況的問題稱為‘可預測性風險’(Predictability Risk),而這對嚴苛的產品上市時程要求來說,確實是一重大挑戰。

有鑑於此,Cadence將其現有的Incisive功能驗證以及Encounter數位IC設計平台整合在一起,推出Logic Design Team Solution,試圖藉由整合設計、初期驗證以及前端建置工作在一設計環境中,以同步管理的設計方式,以解決目前邏輯設計團隊所面臨的問題。

Siwinski指出,“與現行的疊代(iterative)、連續性的設計方式不同,我們提出了‘Design with’的設計架構,可在邏輯設計階段同步考慮功率、測試、驗證、實體建置等四個重要元素,並配合設計管理工具,以提供前所未有的設計可預測性。”

除了將現有工具整合在一起,新的Logic Design Team Solution中還採用了五項新的技術,包括在Incisive Design Team Manager中增加功率規劃與評量管理功能、增加前端設計流程對SystemVerilog的支援、採用矽晶虛擬原型技術,以提升實體建置的可預測性、將驗證除錯和合成與Encounter Test整合在一起、以及加入了時脈限制簽核(signoff)流程。

Siwinski強調,Logic Design Team Solution的推出,是Cadence近來實行市場區隔化策略的再次體現。“這是對邏輯設計團隊量身訂做的一套方案,我們認為‘One-size-fits-all’的做法已經不再適用,透過這樣的整合工具,將能夠有效提升RTL設計人員的生產力。”他說。

作者: 勾淑婉 / 電子工程專輯




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