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智原可程式化SerDes IP支援多種傳輸標準

上網時間: 2006年11月09日     打印版  Bookmark and Share  字型大小:  

關鍵字:智原  Faraday  SerDes IP  FXUPST001HC0H  IP Macro 

智原科技(Faraday)於日前宣佈推出能支援廣泛傳輸標準、涵蓋目前所有主流高速傳輸介面需求的可程式化串列/解串器(SerDes) IP,將使IC設計業者不需要再從實體層開始發展,大幅降低開發難度與縮短晶片設計時間,進一步提升市場競爭力

由於串列化傳輸已成為新一代資訊與通訊產業主流,為能支援各種應用所採用的眾多序列介面,智原近日即針對該市場需求,推出可程式化(Programmable)的SerDes IP方案。該SerDes IP能支援廣泛的傳輸標準,支援的資料傳輸率從每秒1.25Gbps∼3.125Gbps,足以涵蓋目前所有主流高速傳輸介面的需求。

此一可程式化SerDes IP平台可廣泛應用於資訊(電腦週邊)、網路通訊和儲存等領域。資訊領域方面支援Serial ATA與PCI Express;網路通訊(LAN/MAN/WAN/SAN)方面可支援包含Gb E、10Gb E與1/2/10 GFC等;而在晶片間的連結傳輸以及背板收發器方面則支援XAUI (4x 3.125G)與Rapid I/O標準。

此外,智原推出的SerDes IP (FXUPST001HC0H)可支援聯電0.13μm CMOS製程。IP所需的功能模組均包含於IP Macro本身,一個lane的SerDes設計,僅佔12個I/O pad的面積;對外連接的各接腳均提供ESD保護。此外,在可測試功能方面,智原在定義架構的初期,便考慮到未來生產測試與功能測試等需求,使IP用戶可大幅降低晶片產品的測試時間與成本,提升市場競爭力。




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