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結合FPGA與結構化ASIC進行設計

上網時間: 2006年11月28日     打印版  Bookmark and Share  字型大小:  

關鍵字:結構化ASIC  原型  驗證  模擬  structured ASIC 

由於結構化ASIC具有單位成本低、功耗低、性能高和開發週期短等特點,越來越多的先進系統設計工程師正考慮予以採用。在結構化ASIC中,像通用邏輯閘、記憶體、鎖相環和I/O緩衝記憶體這些功能性資源都內嵌在晶片中經過預設計和預驗證的基層內。然後,該層和頂部少數金屬互聯層共同完成定製。與從頭開始製作的ASIC相比,這種方法可大幅縮短設計時間。

僅在晶片少數金屬層上配置電路,不僅可降低開發成本和縮短開發時間,而且降低了設計錯誤產生的風險。這是因為與ASIC需要設計許多光罩層來構成晶片相較,結構化ASIC供應商只需產生相對簡單的金屬層。

然而,利用結構化ASIC進行開發也不是沒有風險。邏輯設計錯誤仍然可能存在。避免矽晶片設計返工的一種方法是使用FPGA製作原型,然後將設計從FPGA轉換成ASIC。

與標準單元ASIC相較,當結構化ASIC映射FPGA上的可用資源時,針對結構化ASIC的FPGA原型將更加成功。以下是使用結構化ASIC設計方法學的一些建議。

建議的方法

•針對一定範圍內的應用確立一種設計方法學。要確保你的設計團隊受過有關工具和FPGA、ASIC架構的良好培訓,以便建構最佳設計。

•利用軟體開發環境,以降低產生功能性邏輯錯誤等設計問題的風險。使用邏輯驗證和模擬以及FPGA原型設計是效的方法。

•利用能提供給你最佳性能和功能的FPGA特性進行FPGA原型設計。同時,利用設計所需的知識產權製作原型。

•盡可能在系統內檢測你的設計,驗證它是否符合設計要求。同時,要確保在所有要經歷的電壓和溫度範圍下利用FPGA原型對該系統進行了全面檢測。

•使用FPGA或結構化ASIC進行系統設計。這種方法能實現兩個目標。第一,你可以投產FPGA並將其轉變為ASIC。這使得該系統能更快進入市場。第二,如果對ASIC有突然增加的需求而供應又不足時,就能夠生產一些使用FPGA的系統。

不建議的方法

•使用FPGA只對邏輯和低階I/O(例如LVTTL或者LVCMOS)進行原型設計。這會使得你的設計侷限在低階閘陣列,因而無法提供高性能。通常,FPGA中只有邏輯進行原型設計,這將導致錯誤理解設計在系統中工作的好壞。許多設計還需要高速儲存介面。最好對其進行原型設計,以確保介面依需求工作,特別是在電壓和溫度變化下能正常工作。

•只根據單位成本而選擇ASIC方法學。這種選擇可能會節省一些物料清單(BOM)成本,但考慮到整個工程計劃的實際開發時間和成本等因素,系統將失去競爭力。從長遠看,FPGA和結構化ASIC能降低開發成本,縮短開發週期。

•對於專用標準產品(ASSP)的設計只考慮採用標準單元ASIC技術。考慮到年產量和產品最快上市的需求,有時候結構化ASIC或甚至FPGA才是最佳選擇。

•在瞭解清楚設計市場需求之前就貿然選擇結構化ASIC。當你試圖強行把一個設計放入太小或性能受限的結構化ASIC中時,該系統在市場上若無法成功就必定會被淘汰,風險較高。

•只考慮單晶片解決方案。有時,建構系統的最好方法是採用兩個元件而不是一個大規模ASIC。將設計分割開來,可以縮短整體開發時間、簡化設計流程,還能降低設計返工的風險。


圖:全定製ASIC(左)需要多個光罩層。結構化ASIC(右)透過在頂部的一些金屬互連層進行定製簡化了設計

作者:Rob Schreck

資深技術經理

結構化ASIC事業群

Altera公司




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