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實現完全無NRE的可編程ASIC

上網時間: 2007年01月26日     打印版  Bookmark and Share  字型大小:  

關鍵字:IC設計  結構化ASIC  標準金屬  e核心  e單元 

在激烈的市場競爭中,創新和差異化對產品的成功至關重要。為達到這一目的,必須尋找價格合理的IC方案以實現特定的差異化應用。隨著製程演進和市場變化,標準單元ASIC面臨的風險越來越多:一是NRE費用越來越高;二是定製時間長,而市場的變化非常迅速;三是用戶的需求變化快速,產品更新頻繁,這就要求ASIC也要隨著變化。正因為如此,全球ASIC設計新計劃的數量逐年下降。而FPGA又面臨著單片價格問題。此外,高功耗也限制了產品性能。

本文將介紹一種零NRE可編程ASIC技術─eASIC,以及設計和生產流程。由於無需NRE,這種晶片設計技術能大幅降低風險,協助開發創新的晶片。

現有的IC技術可分成四種:閘陣列ASIC、標準單元ASIC、FPGA和結構化ASIC。傳統的閘陣列ASIC採用‘閘海’方法,將許多電晶體陣列預先蝕刻在晶圓上做成半成品並加以存放。之後根據特定設計要求,再用金屬層連接電晶體。因此,對不同的設計而言,其金屬層和過孔層是不一樣的。然而,隨著製程演進到0.18um以下,再縮小電晶體面積已經失去優勢,因為觸點的面積和金屬線寬限制了陣列的使用,故採用閘陣列已無法再顯著節省成本和時間。因此,對今天許多應用而言,閘陣列技術已不再是一種可行的選擇。

標準單元ASIC具有高性能、高密度、低功耗以及良好的設計靈活性等優點。標準單元ASIC是設立在各種預製的單元庫上的。這些單元庫由ASIC廠商提供。用戶使用這些單元庫來實現設計。在完成後可交付給ASIC廠商或晶圓廠。對某個特定設計來說,從散裝的矽晶片開始,每一光罩層都需要製造。這就意味著高成本與長時間。當製程演進到0.13um以下時,使用8~9層金屬互連,光罩成本呈指數級增加,製作週期也大幅變長。例如,一套90nm的NRE費用通常高達100萬美元。除非有巨大的產量支撐,否則無法消化高昂的費用。隨著市場產品的個性化、多樣化,上市時間加速,更新換代的速度變快,產品生命週期縮短,越來越少的產品能達到如此巨大的產量。

另一方面,當製程進展到深次微米,邏輯單元的傳輸延遲相對訊號的佈線延遲而言已經不重要了,但佈線延遲變得很難預測。由於在增大密度的同時互連線的電阻、電容也相對變大,串擾、開關功耗及定時收斂等問題成為深次微米標準單元ASIC的一大障礙。透過提高密度得到性能改善的回報越來越小,極限逐漸顯現。

FPGA具有靈活的可編程性。由於不需要光罩,因此沒有NRE費用。利用FPGA設計軟體平台,用戶可依所需功能對FPGA元件編程。然而,FPGA的缺點在於其80%的矽晶片面積被用來佈局佈線。與標準單元ASIC相較,FPGA佔用的面積大、單價與功耗高、保密性差。這些缺陷將FPGA的應用侷限在樣品、功能驗證、低密度和低產量的應用領域,仍無法取代ASIC的主導地位。且隨著製程的深入,FPGA也面臨著與標準單元ASIC相同的問題,即佈線延遲更難預測,設計週期也因此延長。

結構化ASIC的概念與閘陣列相似,只不過採用了預製‘邏輯單元海’而非‘閘海’。每個邏輯單元由許多電晶體和幾層金屬層組成,形成諸如查找表(LUT)、多工器MUX、觸發器Flip-Flop等基本邏輯功能。這種方案將千萬個邏輯單元預先製作在矽晶片上,並使用若干層金屬將它們連接以做成半成品晶圓,透過上方幾層金屬將邏輯單元互連,就能實現用戶定製設計。結構化ASIC結合了FPGA的粗粒度結構和標準單元ASIC的金屬佈線層,具備兩方面的長處但迴避了缺陷。結構化ASIC的密度可達到標準單元ASIC的50%~75%,約為FPGA的25倍。由於繞線互連是透過金屬層實現的,其性能和功耗接近標準單元ASIC。結構化ASIC主要優點在大幅降低NRE費用,包括製造工具的成本,還縮短了製造週期。

包括AMI、Chip-Express、NEC和富士通在內的許多公司都發佈了結構化ASIC產品。幾乎所有的結構化ASIC都採用分級多層金屬互連方法:用底下幾層連接電晶體形成邏輯單元,再用上面幾層金屬互連邏輯單元構成邏輯電路。這意味著對大部份電路來說,上方金屬層只要連接下方金屬層即可,無需觸及矽晶片擴散層上方的電晶體。但若要編程邏輯單元功能,則上層金屬層就必須往下走到矽晶片上。這在一定程度上限制了中間佈線的密度。

eASIC技術及實體結構

eASIC採用獨特結構突破了上述限制。eASIC的架構也基於結構化ASIC技術,將經過預處理的晶圓存放起來等待最終用戶定製。與其他結構化ASIC不同的是,這些晶圓已經預先處理到了第6層金屬層。對所有的設計而言,從矽晶片到第6層金屬層都是通用的。只有單一的過孔層Via6是用來定製各種設計佈線、IO埠以及單元類型(邏輯、SRAM或PLD)。金屬佈線標準化和過孔可編程定製是eASIC的關鍵技術。如圖1所示。由於過孔層只佔不到金屬層面積的三十分之一,用直接寫入e光束(Direct-Write eBeam)就可實現無光罩定製,處理時間快了10倍。由於無需NRE費用,又可縮短上市時間,這種無光罩的e光束技術最適合樣品和小量生產。


圖1:eASIC實體結構層剖面示意圖。

eASIC技術的獨特之處在於採用混合定製方法。設計邏輯採用基於SRAM的可編程LUT,如同FPGA,在上電後透過位元串流來定製。另一方面,佈線則是在工廠中透過單一過孔層來定製。這種單一過孔層無需昂貴的光罩,而採用直接寫入e光束(Direct-Write eBeam)來實現。在大規模生產時,則可採用單層光罩。其他ASIC技術和FPGA在實現邏輯單元編程和佈線時均採用光罩或是LUT。eASIC是唯一結合了兩種不同定製技術,能像FPGA一樣用位元串流編程邏輯單元,並像標準單元技術一樣用金屬連接實現佈線的技術。

在eASIC中,基本構件區塊是e核心(eCore)。一個e核心由8個e單元(eUnit)組成,而一個e單元由16×16個e單元(eCell)加上專用行列編譯器組成,如圖2所示。


圖2:完整e核心組成結構圖。online

這些編譯器允許e單元LUT中的位元單元可當作雙埠SRAM記憶體模組或PLD巨集單元。e核心整合了8個e單元、時脈樹、觸發器掃描鏈以及LUT配置的串列介面,形成一顆矽晶片IP核心模組。在標準平台中,由e核心組成的陣列可以形成各種可配置數位邏輯,將微處理器、SRAM、ROM,類比IP等硬巨集與這些e核心陣列整合,就可以實現某種完整的SoC設計。

在深次微米製程中,採用粗粒度建構邏輯函數比用佈線連接眾多細粒度閘顯得更加有效,因為這些連線會帶來很大的延遲。正如過去從全定製轉到標準單元時用閘級面積取代電晶體面積,在深次微米世代,應過渡到更大的建構區塊。因此,自然會使用FPGA中普遍使用的LUT。LUT的粗粒度邏輯結構允許採用標準化底層金屬佈線建構基層邏輯組織。用分段式佈線可將重覆排列的粗粒度邏輯單元有效地組成邏輯元件。實際上,粗粒度邏輯組織的真正好處在於可使佈線標準化、規則化。

實際e單元電路如圖3所示。


圖3:完整e單元組成結構圖。

e單元是由底部2層金屬與矽晶片擴散層構成。一個e單元可取代約15個標準單元閘。它由2個3輸入LUT組成,透過一個多工器MUX與一個觸發器F-F連接。一個2輸入的NAND閘驅動每個LUT中的一條輸入。LUT可實現任何3輸入函數。有了NAND後可提供一個LUT4的子集。由於允許採用位元串流來編程邏輯函數,且不需用金屬光罩定製,可提高設計靈活性,並簡化了後期除錯。

這種類型的單元已經在FPGA中使用了近20年,是一種實現邏輯函數的成熟結構。eASIC的創新之處在於結合了FPGA的單元結構與標準化固定金屬佈線。可大幅節省矽晶片面積並增加密度。透過微調e單元內部的元件,結合使用金屬佈線與e單元驅動輸出端,就可以建構一種功耗、性能與標準單元近的邏輯元件。

eASIC/FPGA LUT面積比較

在同一製程條件下,eASIC的4個LUT面積只有FPGA 4個LUT面積的1/25。同一閘數量級的元件晶片面積約是FPGA的五分之一。

4. 變標準單元為標準金屬

由於一個e單元可取代十幾個閘,因此可減少一個數量級的元件佈局數量。標準單元間的局部互連可被e單元內部的定製互連代替,整體佈線數量因此下降了3倍。採用分段式佈線結構,每個e單元的驅動輸出端被用來實現單元與單元間的佈線。總佈線的減少,加上使用驅動輸出端,使得佈線和定時合併變得更簡單。

為了採用單一過孔層VIA6編程。每個e單元的輸入端、輸出端和內部可編程跳線觸點均被引到第6層金屬層。第6層金屬層還匯集了第4、第5層各個線段的觸點。第4和第5層是縱橫交錯的長金屬段,用於連接不同位置上的e單元。第6和第7層是縱橫交錯的短金屬段。正是這種通用統一的路由架構,使得標準的e單元基本陣列可僅用過孔光罩層來配置。透過配置過孔層(V6-7)連接第6和第7層金屬層,標準單元設計中所需要的各種佈線均可用eASIC中固定結構的金屬佈線來取代。參見圖4與圖5。


圖4:eASIC結構中第4層與第5層金屬局部示意圖。


圖5:eASIC結構中第6層與第7層之間的過孔連接示意圖

採用有規律的相同邏輯單元排列結構對製作製程也具有很大的好處。有規律的結構諸如SRAM是晶圓廠的製程驅動器。eASIC邏輯結構的規律性保證了這種技術可以比其他隨機的邏輯技術更快地遷移到更先進製程節點上。

簡而言之,eASIC結構特點包括:粗化基本邏輯單元粒度,即以e單元為最小粒度,有規則地重覆排列成一個16×16的單元,再用8個e單元組成更大的基本邏輯區塊eCore。二是粒度內部的連接透過底部的2層金屬連接,以節省矽晶片面積,增加密度。三是有規律地排列基本邏輯陣列區塊與RAM記憶體區塊、時脈樹、掃描鏈、鎖相環等,以標準化金屬佈線,將無規律的佈線規律化,以便用過孔連接柵格狀多層縱橫交錯的分段式金屬線。


圖 6:用於eASIC的設計流程圖

設計生產流程

亞訊科技的eASIC Nextreme系列產品使用MAGMA的CAE工具產生網表。MAGMA設計流程可產生一個由eASIC設計工具套件eTool佈線的完全設計。eTool套件支援多重模擬和主流EDA工具供應商的STA。其功能包括:定義、輔助、建議時脈域分配;提供放置bRAM組的佈版尺寸;允許並建議包括電源在內的I/O佈置;允許初始佈局規劃;允許保留bRAM和eCore區塊。

eTools採用後端合成Verilog網表調用,該工具可協助設計者從佈局到最後實現。在流程的每個步驟,透過一個互動式圖形化介面GUI,提供直接相容性反饋(如I/O埠分組、時脈結構等)。此外,eDK工具向用戶提供陣列、記憶體和I/O選擇,並根據需要添置電源接腳。

eTools工具還能產生最終的過孔光罩數據和e單元LUT配置位元串流數據。過孔編程數據用來製作佈線。LUT位元串流配置數據會依一定格式存放在外部SPI快閃記憶體記憶體,用來編程實際晶片上的e單元查詢表LUT內容。

eGenPLD軟體能使用戶將PLD巨集嵌入到Nextreme設計中,在元件製作後再定義並重新定義應用邏輯。嵌入式PLD是在基於SRAM的LUT邏輯之外產生的。在PLD巨集定義之後,用戶在eGenPLD工具中描述PLD邏輯。此處產生的位元串流需與原來初始化元件的位元串流融合。修改PLD功能時,eGenPLD會產生一個更新的配置位元串流,在同樣元件上實現不同的功能。

局部邏輯功能的修改可使用e單元Editor實現。e單元Editor是一種網表層互動工具。透過修改底層的e單元LUT內容,設計者可修改邏輯部份。因此,e單元Editor允許用戶分析檢查矽晶片上不完善的地方,並在無需重新製造元件的情況下,可以做有限的邏輯設計修正。修改過程如下:首先,設計者找到有問題的區域,然後修改e單元LUT內容,以改變邏輯函數,斷掉某個接腳或者‘切斷’某個訊號。在完成編輯之後,設計者可以產生一個修改的模擬網表和一個新的位元串流配置文件以重新編程矽晶片。

作者:劉國霖

亞訊科技有限公司





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