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整合Si2認證CPF Cadence低耗電解決方案上市

上網時間: 2007年02月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:低耗電解決方案  低功耗設計  CPF  電源功耗共通格式  Si2 

益華電腦(Cadence)發表其低耗電解決方案(Low-Power Solution),號稱是業界第一個完善整合的低耗電晶片邏輯設計、驗證與設計實現的流程。

Cadence低耗電解決方案的設計、驗證與設計實現技術,整合了針對Si2聯盟提出的電源功耗共通格式(Common Power Format,CPF),在早期的設計流程中就能考慮到電源的議題,為IC工程師們提供終端低耗電設計解決方案。這個解決方案能夠在整個設計過程中達到低耗電量,就是因為在早期的設計流程中,避免費力的手工作業,減少與電源相關的晶片故障,並提供電力的可預測性。

Cadence副總裁徐季平(Chi-Ping Hsu)表示:「這個解決方案率先讓設計人員在RTL時運用電源功耗共通格式,自動套用低耗電技術,並確保在驗證、前段設計實現與後段實體設計階段皆能夠正常運作。」

隨著節電需求增加,低耗電設計技術也逐漸成為主流。例如可攜式電子產品需要較長的電池壽命,當然要求最佳的省電功能;而且高度整合、高效能的次90奈米晶片也帶來了散熱管理的挑戰,要求整個晶片的電源最佳化;還有大量終端產品的應用(例如伺服器),也要求各層面的電源最佳化,以降低整體的電源消耗。同樣地,與封裝相關的成本考量也驅使設計人員採用低耗電設計。

為了滿足這些不同的要求,設計人員紛紛採用先進的低耗電設計,例如電源關閉(power shut-off,PSO)、多重供應電壓(multi-supply voltages,MSV)和狀態保留電源控制(state-retention power gating,SRPG)。然而,這些技術的自動化都是各自為政的,運用以不同方式描述低耗電需求的各種工具。結果,設計人員被迫要透過一套特殊的方法來規定低耗電需求,導致必須手工輸入電源資料,讓設計往往事倍功半。這種反覆的資料輸入非常乏味、錯誤百出,而且最重要的是,使設計工作變得非常難以預測和驗證。

Cadence低耗電解決方案建立了整合電源功耗共通格式,將設計電源需求作單一描述,促進IP的重複利用與RTL攜帶性,解決了這些難題。這個描述涵蓋許多邏輯設計人員、驗證工程師與設計實現工程師所採用的Cadence邏輯設計團隊解決方案(Logic Design Team Solution)與數位設計實現(Digital Implementation)解決方案,包括計劃與metrics導向流程管理、模擬、邏輯合成、等效檢查、測試、配置、繞線與IR-drop分析。這樣可讓專案團隊遵循共同的設計視野而作業(包含低耗電),大幅提高了設計可預測性,並使晶片故障造成的風險降到最低。

此低耗電解決方案的主要動力就是電源功耗共通格式的整合。電源功耗共通格式提供一個標準,可供從設計、驗證與設計實現時,確保整個流程當中的一致性。Cadence表示,電源功耗共通格式1.0 (CPF 1.0)已經通過Power Forward聯盟(PFI)顧問們的審查,這些顧問代表電子業界所有部門,包括半導體、晶圓廠、半導體設備、系統與電子設計自動化公司。

Power Forward聯盟顧問們提供了500多項建議並融入了電源功耗共通格式1.0中,並於2006年後期促成Si2低耗電聯盟(Low Power Coalition,LPC)。未來低耗電聯盟將負責電源功耗共通格式的演進。低耗電聯盟已經檢討電源功耗共通格式1.0,並繼Si2標準化流程之後,暫時認可電源功耗共通格式作為Si2規格。

「低耗電聯盟選擇採用電源功耗共通格式1.0中的技術,讓業界能夠廣泛利用。」Si2總裁兼執行長Steve Schulz表示:「這個宣布明確地說明了電源功耗共通格式在低耗電流程的廣泛適用性,並強調單一或多個供應商各種工具之間的相互操作性的潛力。」

Cadence低耗電解決方案為Torino專案里程碑,現在已經問世,並預定納入功率感知流程支援(power-aware flow support)於其他Cadence技術上。其他Torino專案將於2007年內發表。




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