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控制技術/MCU  

從製程角度解讀AMD 65奈米Athlon 64 X2處理器

上網時間: 2007年04月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:AMD  CPU  65奈米  SOI  絕緣矽 

超微(AMD)公司已在其Athlon 64 X2雙核心桌上型電腦處理器中首次採用了其65奈米製程技術。該處理器包含9層銅金屬、1層鋁凸點下金屬、低k金屬間介電質層和絕緣矽(SOI)基板,並以創新的技術大幅增強了遷移率。

儘管從改善元件性能、尺寸、功耗與維持產業競爭力的角度來看,朝65奈米製程轉移是不可抵擋的趨勢,但有趣的是,AMD公司首次在其處理器上採用65奈米技術的初衷,並不是為了增強其前一代採用90奈米Athlon處理器的性能,而是為了降低功耗。AMD聲稱,該公司已將其90奈米版本、時脈速度為2.6GHz的處理器熱功耗從89W降到了65W。

承襲其前幾代的CPU技術,AMD在65奈米製程節點繼續沿襲了SOI策略。ADM強調,就實現更高密度和更低功耗的產品角度而言,SOI比塊狀矽(bulk silicon)具備更多優勢。它是AMD的第三代SOI技術,透過該技術的不斷演進,以及近年來在每推出新一代處理器時均採用這項技術,將消除業界長久以來對於SOI是否適用於大量製造的懷疑。

的確,SOI也許很快就將迎來春天。從日益增加的市場應用,以及業界多家主要半導體廠商紛紛對其展開的支援顯示,除了SOI的傳統支援者IBM、AMD和飛思卡爾半導體之外,SOI將會得到更廣泛的應用。舉例來說,ARM最近收購了一家位於法國、採用SOI標準核心庫及其它知識產權的供應商Soisic;而新加坡的特許半導體也從IBM獲得了90奈米SOI技術授權。AMD去年對無晶圓廠繪圖晶片製造商ATI的收購也許同樣昭示著SOI也將最終進入繪圖處理器領域。

AMD仍然在新製程中採用部份空乏型SOI電晶體設計,其中,在閘極下方的空乏區並不完全夾止(pinch off)矽基板。在較薄基板上的完全空乏型電晶體會產生完全夾止的情況,並維持接近理想次閾值的表現,因此顯著降低次閾值漏電流。然而,到目前為止,要控制完全空泛型元件上的閾值電壓,依然是個問題,這是該技術目前在實際應用中仍遭受到一些阻礙的最主要原因之一。

AMD製程的最大創新之處,在於其遷移率增強技術,這將提升電晶體的驅動力。所有主要的微處理器製造商在90奈米製程節點時,都透過增加通道應力來強化遷移率,以防止閘極長度和閘極氧化物厚度在實際上的進一步微縮。隨著製程尺寸朝更微小的方向發展,就閘極長度與閘極氧化物厚度而言,持續的微縮將大幅增加漏漏電流和靜態功耗,甚至會到達可能損壞元件性能的水準。

因此,製造商採取為電晶體通道的晶格增加應力的方法,從而稍微改變了矽原子的原子間距,並增強了的載子遷移率-在PMOS是電洞,在NMOS則是電子。與具有相同閘極長度,但並未經過應力化處理的電晶體相比,增加的載子遷移率將能產生更大的驅動電流,並帶來更快的開關速度。所以,對閘極長度和閘極氧化物適度的微縮是實現下一代技術節點所必須的。而另一種替代方案是不進行任何微縮,並在維持性能水準的情況下同時降低功耗。

在90奈米製程節點,增加應力的主要方法有兩種:在源極/漏極區域內生長矽鍺(SiGe)磊晶層,以及在完成的電晶體上沈積具特定應力的氮化‘應變襯底’(stress liner)。SiGe的源極/漏極區域被用於PMOS電晶體上,它能透過在通道方向中增加壓縮應力獲得好處。SiGe具有較普通矽材料更大的晶格常數,因此SiGe層可壓縮它們之間的通道區。

應變襯底會與內部應力共同沈積,而後再轉移至通道。可透過調節沈積參數來選擇應力類型、張力或壓縮力。可伸張的應變襯底改善了NMOS性能,這種性能改良主要是源於通道方向中的可伸張應力,而壓縮襯底則提升了PMOS性能。


圖1:AMD 65奈米PMOS元件中的應變襯底和嵌入式SiGe層。

雙應變襯底技術

在90奈米製程節點上,AMD僅利用了應變襯底技術。而在65奈米製程節點,AMD採用了雙應變襯底(Dual-stress liner,DLC)技術。這種應變襯底技術主要是在PMOS元件上沈積一層壓縮層,而在NMOS元件上沈積一層張力層。然而,在新開發的技術中,PMOS電晶體上的應力將透過SiGe層加以扭轉而增加。

由於採用了絕緣矽技術,AMD 65奈米電晶體的矽體(silicon body)厚度僅有80奈米。適用於塊狀矽元件的傳統SiGe源極/漏極技術與如此薄的矽晶層並不相容,因為SiGe層將有大約100奈米的部份會延伸到塊狀矽。

不過,在AMD的新製程中,這個限制已經被克服了,該公司以嵌入式SiGe增加了PMOS通道的壓縮應力。嵌入式SiGe層的厚度僅有約50奈米,並充分擴展至矽化鎳接觸層。根據AMD公司發佈的資料顯示,透過採用結合應變襯底與嵌入式SiGe的方法,其在PMOS飽和電流方面有53%的改良,而NMOS性能則提升了32%。

與90奈米製程一樣,AMD新製程的後段金屬化製程採用9層銅金屬處理,這也許意味著更多金屬層的效用業已飽和。事實上也的確如此,然而,該公司整合了經過大幅改良的金屬與電介質製程,這些材料與製程的改良是專門針對縮短線路RC延遲所設計的。其最大改良之處,是將全部的金屬層從單蝕刻改為雙蝕刻製程。此舉將消除在溝道層上之高k碳化物的蝕刻中止層,並降低IMD的有效‘k’值。其它的改變還包括:以低k氮碳化矽取代氮化物金屬覆蓋層、更廣泛使用低k摻碳氧化物,以及再次降低金屬線的整體電容等。

整體而言,這些改良創造了一種具競爭力、高性能的65奈米製程,有助於AMD未來微處理器業務的發展。預計2007年中期,AMD位於德國德累斯頓的Fab 36將完全轉向65奈米製程。


圖2:本TEM影像顯示了採用SiGe源極/漏極的英特爾PMOS元件剖面圖。

作者:Edward Keyes

技術長

Semiconductor Insights公司




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