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瑞昱運用Cadence解決方案完成低耗電設計

上網時間: 2007年07月12日     打印版  Bookmark and Share  字型大小:  

關鍵字:Cadence Logic Design Team  低耗電設計 

益華電腦(Cadence)宣布瑞昱半導體(Realtek Semiconductor)已經運用Cadence Logic Design Team解決方案,完成低耗電設計。藉著Cadence Incisive Design Team Manager與Incisive Design Team Simulator,瑞昱半導體的邏輯設計團隊能夠在設計初期,驗證和模擬power shut-off (PSO),以確保電源管理在設計實現之前功能正常。早期驗證不僅可以降低功能故障的風險,還可以幫助確保高時效的設計生產力,以及提供可預測的設計時程。

Cadence前段設計(Front-End Design)副總裁Nimish Modi表示:「百分之八十的晶片電源功耗在設計前段就已經決定,所以電源就會變成邏輯設計人員很重要的考量。」Cadence Logic Design Team解決方案提供整合的Design with Power,活用Si2聯盟認可的業界標準通用功率格式(Common Power Format,CPF)與PSO驗證。

Logic Design Team解決方案活用Cadence低耗電解決方案中的同樣的CPF資訊,在設計流程的早期以快速、精確的「假設性」分析進行電源管理,確保高品質電源最佳化與驗證,同時保證完整的功耗意識(Power-Aware)流程。這個流程提供模擬、電源控制驗證、全面合成(global synthesis)、功耗意識(Power-Aware)測試、設計實現與sign-off驗證,以及從planning to closure的自動化驗證管理流程。

Cadence Logic Design Team運用Cadence Encounter數位IC設計與Incisive功能驗證平台的整合式、全面性而且同步的作法,讓解決方案容許與RTL設計與同步,實現時程的可預測性。這個獨特解決方案提供邏輯設計團隊從驗證到電源管理、測試到實體設計,以及plan to closure管理以及邏輯signoff解決方案。




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