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利用晶片上時脈實現高性能全速測試

上網時間: 2007年08月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:全速測試  鎖相環  時脈 

全速測試在大量新功能的協助下有了很大的改進,包括在測試模式期間使用晶片上產生的功能時脈。目前許多設計都工作在非常高的頻率,並包含許多時脈。晶片上鎖相環(PLL)是一種製作內部時脈的常見方法。通常伴隨PLL的還有乘法器、除法器以及其它時脈控制電路。不需要過多的附加邏輯,就能充分發揮用於測試的這些功能時脈的優勢。

大多數公司都會在設計進入佈局階段之前使用靜態時序分析(STA)檢查功能時序。作為STA過程的一部份,設計師可規定設計時序約束和時序例外。本文所述STA過程的輸出是新思設計約束(SDC)文件,該文件包括了STA過程中其它工具需要的時序資訊。

只要能正確地利用晶片上時脈,就能實現更高性能且更精密的的全速測試結果,但在實際過程中,必須注意到工具的選擇、不同特徵尺寸元所具有的固有特性及其可能帶來的影響等,可能必須採取不同的相應措施來應對不同情況。由於目前晶片的幾何尺寸正不斷微縮小,缺陷與時序的關係將越來越密切,因此,在130nm以下的製程節點中,不應該完全依賴連續故障模型。本文將就以上觀點進行分析,並為設計師提供製作高品質全速測試程式的一些建議。

建議的方法

•使用晶片上用於測試目的的功能時脈獲得比外部時脈更高精密度的結果。確保自動測試程式產生(ATPG)工具能夠利用晶片上時脈和時脈邏輯實現全速測試圖案。

•如果元件的製造特徵尺寸在130nm以下,應在測試儀器中增加轉換故障模型測試圖案。該模型可透過查找每個內部節點上的緩慢上升或緩慢下降變化檢查出時序缺陷。

•在測試關鍵路徑或整體元件時序表徵檢查時使用路徑延遲故障模型。一些公司也使用路徑延遲故障模型進行速度分級。

•使用靜態時序分析定義和規定時脈與時序的關係,使設立和保持時間能被檢查。路徑的寬鬆時間也可以計算,有助於發現最關鍵的路徑。這些路徑再送到ATPG工具製作路徑延遲圖案。此外,時序例外路徑也有規定。

•使用能夠在圖案產生期間自動處理時序例外的ATPG工具。

圖:採用傳統方法來處理時序例外路徑的五個設計範例,與在SDC檔案中進行讀取,且僅需增加X軸的新方法比較。
圖:採用傳統方法來處理時序例外路徑的五個設計範例,與在SDC檔案中進行讀取,且僅需增加X軸的新方法比較。

不建議的方法

•如果元件上已經有這些功能時脈,就不應該為了支援高速時脈而在複雜的自動測試設備上花費太多的時間。一些接腳的I/O焊盤無論如何都無法處理很快的外部時脈速度。

•採用130nm以下製程製造的設計不應該依賴連續故障模型。許多相關論文指出,隨著幾何尺寸的縮小,缺陷與時序的關係將越來越密切。許多問題與在元件上製作小於製造用微影波長的特徵尺寸和外形有關。

•不解決故障和多週期路徑就製作全速測試圖案。如果這些問題不解決,ATPG工具製作的測試圖案期望值將是元件無法實現的,極易導致測試圖案的模擬失配,並可能使好的元件無法通過測試。

•在ATPG過程中只約束X軸的時序例外路徑端點。這種傳統方法將降低測試覆蓋率,並導致測試圖案儀上有更多的X點。它會屏蔽掉適用於其它全速測試路徑的觀察點,使晶片的某些部份無法被測試到。

作者:Bruce Swanson

技術行銷工程師

DFT事業部

Mentor Graphics公司




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