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65nm及更先進節點中的類比和混合訊號連接IP

上網時間: 2007年11月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:PCI Express  HDMI  超低功耗 

諸如USB 2.0、PCI Express、SATA、DDR2和HDMI等高速串列匯流排對連接性知識產權(IP)的需求正不斷成長,主要原因在於,這些標準介面已針對可錄製DVD編解碼器與MP3播放器等應用,被整合在系統單晶片(SoC)的設計中。為延長這些SoC的電池使用時間,半導體技術需要脫胎於高性能邏輯製造製程的超低功耗技術,這些製程能為行動平台實現更低功耗的SoC,並製造更小型的元件。許多這類SoC均採用90nm製程節點製造,向65nm的進展也比預期快。而45nm製程則緊跟在後,目前已有早期設計規則和製程參數版本。

從IP供應商的角度來看,主要挑戰在於,必須以一種長期以來一直以高密度數位邏輯為目標的技術,來滿足類比性能的要求。就SoC整合者的看法,IP應該非常容易整合。IP供應商必須處理好建構IP的所有細節。而IP也必須包含能滿足可攜式系統所需之低電源的新興電路設計技術。在下一代尺寸更小的製程節點中,可製造性設計(DFM)也必須被考量在其中。

在65nm及更精微節點建構IP

降低工作電壓這項要求,意味著一度工作於3.3V或2.5V的架構,必須能工作在1.8V或更低電壓,且不會對性能造成任何影響。解決方法之一是混合使用高壓I/O元件和低壓核心元件。以下將討論這種情況。另外,支援DFM所需的全部後處理將為這些元件的性能增添變數。這是因為淺溝槽隔離(STI)導入的壓力效應、(NMOS變慢、PMOS加速的)n阱區接近效應、接觸壓力和相移光罩糾正演算法等因素的影響。另外,由PMOS元件內負偏置溫度不穩定性(NBTI)和NMOS元件內部熱載子注入(HCI)引發的隨時間而改變的變異。

電路設計

採用混合的I/O和核心,可在90nm、65nm甚至45nm節點保證性能。關鍵在於在何處及如何使用它們,此時,IP供應商的專業經驗便派上用場了。

對工作在更高供給電壓的類比電路來說,可用耐壓更高的電晶體取代僅能可靠工作於標準工作電壓的電晶體。

圖1展示了採用I/O電晶體、可工作於更高電壓的三個範例。這些電晶體可直接再使用大多數電路架構,這些架構工作在相當於初始設計的工作電壓,但比CMOS製程使用的標準工作電壓高。這些架構足以實現ESD保護,但對嵌入式類比功能來說,需要更多的特殊保護方法。

在進行高工作電壓設計時,最簡便的方法是採用通用厚膜氧化物電晶體(圖1a),其性能可媲美前兩代標準電晶體。然而,為了從製程縮微中獲得益處,你必須採用包括如圖1b或1c所示之薄膜氧化物電晶體的複合結構,與圖1a中的厚膜氧化物電晶體相較,薄膜氧化物電晶體具備更佳的匹配雜訊和輸出阻抗性能。但複合式結構也有缺陷:它們是非對稱的、無法解決閘泄漏問題、在上電時需合適的串聯(cascade)電壓。

為了最大程度地解決65nm技術上的主要障礙之一:低供給電壓,設計人員必須仔細選擇工作在高壓的類比部份,並審慎選取最合適的電晶體類型,如薄膜氧化物、厚膜氧化物或複合結構。須注意:厚膜氧化物電晶體由於可忽略其閘泄漏,因此也等於解決了閘泄漏問題。

圖1。可運作於更高操作電壓的I/O電晶體例子。
圖1。可運作於更高操作電壓的I/O電晶體例子。

製程影響

為滿足DFM的需求,需要額外的製程步驟。但它們也會為元件帶來額外變數,並對IP性能造成負面影響。以下將討論其中一些影響因素:

•淺溝槽隔離(STI)是用於隔絕活動區域的製造方法,它會使實際電流不同於模擬結果。具體情況取決於電晶體位置。

•隨著時間流逝,NBTI會逐漸惡化PMOS元件性能,原因在於增加的閥值電壓和由負閘偏置及/或高溫(通常為100℃)導致的遷移率降低。最終影響是PMOS電流驅動能力隨時間下降。這種情況可導致數位電路的時序失誤,建模時可表示為Vsub>th漂移。

•包括電流鏡和差分對等匹配元件,其受到的壓力是不對稱的,因此,除了由製程變異導致的不匹配外,還將增加額外的不匹配成分,進一步惡化系統性能。

•HCI以相同方式降低NMOS元件性能,但與NBTI的實體機制不同。HCI是跨越通道(從漏極到源極)之電場的函數,而NBTI造成的性能衰減是穿越氧化物場的函數,建模時可表述為Idsat漂移。

這些效應的確對連接性IP的類比/混合訊號部份造成嚴重影響,供應商必須確實瞭解這些效應,並將之納入自動化模擬工具中。

在這些高壓場合,為檢測可能的短路情況,必須進行電子遷移檢測。在用於導流的薄膜金屬導體密集陣列中會出現這種情況,且隨著時間的推移,高電流密度會引發這些導體的失效,導致金屬分解。另外,還應進行金屬寬度檢查、以及金屬/半導體氧化物(MOS)/聚合物(POLY)/過孔(VIA)接觸的檢查。因此,一個將接面應力以及HCI/NBTI惡化模擬包含在內的EDA流程就顯得非常重要。

電路佈局還必須能容納阱區鄰近(well proximity)效應。先進的擷取平台(extraction deck)應包括STI/n阱區鄰近效應,但這些僅是佈局完成後的回饋註釋。獨立於佈局的方法論有助於彌合原理圖模擬和擷取模擬結果間的差距。

時間相依變異

時間相依(time-dependent)變異的一個絕佳例子,是NBTI對USB實體層(PHY)輸入元件的影響。

例如,在USB設計中,輸入元件的應力在待機模式和常態高速模式間有極大不同。同時,這些電路通常設計成PMOS輸入級以處理高速工作模式下的低共模電壓。這樣,這些電路就非常容易‘感染’NBTI導入的性能衰減(Vth漂移),因為在這些電路上施加大的輸入偏移電壓,最終將累及元件的一致性及功能性。在現代USB設計中,可見到時間(temporal)NBTI效應的應用。在休眠模式(suspend mode)時,差分USB資料線(DP/DM)被維持在相反極性(如3.3V和地電位)。

輸入元件應力在休眠模式和一般工作模式間的差異很大。這兩種模式間的工作週期可能不同,但為了舉例可假定為50%。一般情況,差分數據線(DP/DM)均連接了敏感的輸入電路,例靜噪檢測器、高速接收器、離線檢測器等。另外,這些電路通常設計成具備PMOS輸入級,以處理高速工作模式下的低共模電壓。如此一來,這些電路就非常容易‘感染’NBTI導入的性能衰減(Vt漂移),透過在這些電路施加大的輸入偏移電壓,將影響USB的一致性及功能性。

幸運的是,我們對這類情況已經有充分瞭解。針對這種特殊情況,通常會修改設計,以便在休眠時阻斷通過敏感輸入電路的大三角Vgs電壓。NBTI建模/模擬工具的實際優勢,是能發現設計師也許並未意識到,但可能會在其設計中產生大Vt漂移的不明顯/微妙情況或電路。這些工具將允許設計師在設計過程的早期就明瞭其設計中因NBTI應力造成的長期漂移,可支援電路修改以減輕影響並提升系統可靠性和性能。

晶片整合

從SoC整合者的角度看,IP供應商不應僅侷限於處理上述問題,還應為晶片的平面規劃(floorplanning)與整合、SoC中類比/混合訊號的整合,以及如何在PCB上排放SoC(即I/O的LEF和SPICE模型)提供所有方面的觀點。而針對IP以及預定使用之SoC之間的整合或距離等,這些IP也不應該有特殊要求。

其他重要的考慮還包括:該類比/混合訊號IP是用標準CMOS數位製程設計,其中沒有如深N阱區或晶片上電感及變容器等所需選項。

由於IP供應商經常無法瞭解顧客會將IP放在何處,因此他們必須在測試晶片上徹底測試IP的雜訊抑制能力。當他們進行抖動測量時,必須就底層和電源兩種情況,模擬非常嘈雜的SoC環境。

在高速類比/混合訊號設計中,測試已成為一個實際問題。在最短的測試時間內確保最大的錯誤覆蓋範圍相當重要。在測試設備上花30秒時間是不切實際的,所以IP應包括掛接(hook),以允許生產測試工程師在不增加測試時間的前提下對IP進行測試。SoC設計師並未設計該IP,因此無法增加測試特性。若他們不能採用一套測試基準來模擬,他們就無法測試。

目前,測試工程師面臨的其他問題還包括:

•SoC測試工程師通常有他們用以貫穿模擬所使用的向量。所有的類比測試都必須手動編碼。

•測試工程師必須策劃可獲得能接受錯誤覆蓋範圍的測試。設計師對IP內的類比部份所知不多。

•為正確進行測試,許多類比測試需要外接硬體。而設置硬體需要時間。

因此,IP供應商必須提供合適的測試向量及應對這些測試挑戰的IP測試特性。

為說明這種情況,在真實的矽晶片上第一次用測試向量/程式碼進行測試時,是在從晶圓廠取回SoC後。例如,測試工程師如何在不改變訊號的前提下將PCI Express一致性視圖波罩(eye-mask)整合進ATE?他當然不能在每個接腳上掛一個高速測試器。測試工程師關注的是,憑藉簡單外部環回(loop-back)方法的合格/失敗測試,他無法瞭解能有多大的裕量——當暴露在現實環境時,剛好通過環回測試的晶片隨著時間推移也有可能出錯。採用電壓和相位餘裕(margining)技術,在生產測試環境中可對連接進行可靠測試。與IP共同提供的簡單輸入和比較向量可決定這些限制。

在向45nm及更精細節點的轉移過程中,主要考量在於:在設計時如何處理工作電壓為1.8V之厚膜氧化物元件混合訊號IP與0.9V數位邏輯工作電壓間的關係。為實現更低漏電流、更高速度,所用的技術必須轉向SOI,它要求特殊的類比設計技巧。透過導入壓縮/張力等應力來提升性能,可對元件進行最佳化。

本文小結

隨著諸如USB 2.0、PCI Express、SATA、DDR2和HDMI等高速串列匯流排的廣泛採用,對複雜連接IP的需求正不斷成長。它們需要可用標準深次微米CMOS技術設計的高性能類比/混合訊號電路。

但為了開發出可工作、堅固耐用的類比/混合訊號設計,需透徹瞭解深次微米製程效應。它需要IP供應商與製造製程工程師、電路設計師和EDA供應商共同開發IP,在此過程中,要將製程變異及其它DFM考慮計算在內。

所以,必須仔細選擇IP供應商,以保證它們不僅瞭解IP的行為,且能掌握用來實現該IP的矽製程。IP供應商還具備隨製程升級的產品藍圖,並瞭解當客戶向這些節點升級時可能遇到的挑戰。在挑選上述IP供應商時,謹慎明智的工程師將可集中精力於其設計,因為他們明白,他們選用的是經過驗證的IP。

作者:Navraj S. Nandra

混合訊號IP行銷總監

Synopsys公司




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