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瑞昱採用Cadence解決方案縮短通訊SoC晶片設計

上網時間: 2007年11月28日     打印版  Bookmark and Share  字型大小:  

關鍵字:SoC  通訊  Virtuoso 

瑞昱半導體(Realtek Semiconductor)宣佈採用益華電腦(Cadence)的Virtuoso Transistor-Level至全晶片混合訊號驗證解決方案,縮短通訊領域SoC晶片的設計週期時間。Cadence提供給瑞昱半導體的產品與服務包括,Virtuoso AMS Designer Simulator搭配UltraSim Analog Solver、Virtuoso UltraSim Full-Chip Simulator,以及Virtuoso Spectre Circuit Simulator。

整合這些技術後,瑞昱半導體在其他幾個不同的專案上使用Virtuoso Multi-Mode Simulation,以提供first-time silicon success的能力。瑞昱半導體工程師已經將Virtuoso UltraSim Full-Chip Simulator與Verilog語言用於開發用途。瑞昱半導體設計技術部門經理高淑怡表示,瑞昱半導體也可以在各步驟使用原始資料庫,從設計到驗證,簡單適應新流程。

此外,Virtuoso AMS Designer搭配UltraSim Analog Solver與Virtuoso Spectre Circuit Simulator,為習慣在不同環境內工作的設計人員提供全面性的語言支援。Cadence在設計實現中也提供眾多工程支援,展現全新設計流程方法與驗證技巧。

在其中一個專案內,在奈米等級混合訊號設計內包含78k元素與相位閉鎖迴路,整個模擬只需要48小時。全晶片模擬架構較簡單,因為是以之前在設計程序中所設定的相同參數與定義為根據,並且在開發的各階段都得以實行。而整個程序都可以在概念上整合,最初的設計決策會更明確地連結最後的結果,讓驗證流程更簡易。這樣的程序可以協助瑞昱半導體縮短專案時間,也可以達成first-time silicon success。

瑞昱半導體決定增加全範圍Cadence設計與驗證技術的存取權限,並且選用Virtuoso Multi-Mode Simulation token系統,減少管理投資。這些token讓設計人員只啟用開發程序中各步驟必要的軟體,主要針對軟體在各步驟的完整潛能,而不必花費瑞昱半導體在該階段不使用的軟體授權費用。Virtuoso Multi-Mode Simulation的彈性與節約成果,使其可以變更工具,只在必要時使用,不需額外花費。

除了改善現有設計程序,增加功能/減少格式曲線以外,瑞昱半導體日前並宣佈在低耗電設計的新領域中獲得了成功。例如,瑞昱半導體的PCI Express gigabit Ethernet控制器,最大功率只需消耗600mW。




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