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嵌入式技術  

使用新一代SRAM實現嵌入式ASIC和SoC設計

上網時間: 2007年12月21日     打印版  Bookmark and Share  字型大小:  

關鍵字:六電晶體製程  單電晶體  單電容製程 

基於傳統六電晶體(6T)儲存單元的靜態RAM記憶體一直是許多嵌入式設計中使用ASIC/SoC實現的開發人員所採用的利器,因為這種記憶體結構非常適合主流的CMOS製程流程,不需要增添任何額外的製程步驟。

如圖1a所示,基本交錯耦合鎖存器和主動負載單元組成了6T儲存單元,這種單元可以用於容量從數位元到幾百萬位元的記憶體陣列。

經過精心設計這種記憶體陣列可以滿足許多不同的性能要求,具體要求取決於設計師是否選用針對高性能或低功率最佳化過的CMOS製程。採用130nm製程生產的SRAM,存取時間可輕鬆低於5ns,而低功率製程生產的記憶體存取時間通常大於10ns。

記憶體單元的靜態特性使其僅需要極少的輔助電路,只需要地址譯碼和使能訊號就能設計出解碼器、檢測電路和時序電路。

隨著一代代更先進製程節點的發展,元件的特徵尺寸越來越小,使用傳統六電晶體儲存單元製造的靜態RAM可提供越來越短的存取時間和越來越小的單元尺寸,但漏電流和對軟錯誤的感應性卻呈上升趨勢,設計師必須增加額外電路來減少漏電流,並提供故障檢測和糾正機制來‘消除’記憶體的軟錯誤。

目前6T SoC RAM單元的侷限性

然而,用來組成鎖存器和高性能負載的六電晶體導致6T單元尺寸很大,大幅限制了可在記憶體陣列中實現的儲存容量。

這種限制的主因是記憶體消耗的面積,以及由於用於實現晶片設計技術製程節點(130,90,65nm)導致的單元漏電。隨著記憶體陣列的總面積佔整個晶片面積的比率增加,晶片尺寸和成本也越來越大。

漏電流也可能超過整個功率預算,或限制6T單元在可攜式設備中的應用。更大面積或高漏電晶片最終可能無法滿足應用的目標價格要求,因此無法成為一個經濟的解決方案。

圖1a:典型的六電晶體靜態RAM儲存單元。圖1b:典型的單電晶體/單電容動態記憶體儲存單元。
圖1a:典型的六電晶體靜態RAM儲存單元。圖1b:典型的單電晶體/單電容動態記憶體儲存單元。

替代技術:1T單元

對要求大容量晶片上儲存容量(通常大於256Kb),但不要求絕對最快存取時間的應用來說,還有另外一種解決方案可作為替代技術。這種解決方案所用的記憶體陣列功能類似SRAM,但採用類似動態RAM中使用的單電晶體/單電容(1T)記憶體單元(圖1b)。

這種記憶體陣列在相同晶片面積上的密度可達到6T記憶體陣列的2到3倍。當嵌入式記憶體要求超過幾百萬位元時可使用簡單的動態RAM陣列,但這種陣列要求系統控制器和邏輯瞭解記憶體的動態特性,並正確地提供刷新控制和時序訊號。

嵌入簡單DRAM記憶體的另外一種方法,是將DRAM陣列和它自身的控制器整合在一起,使它看起來像是易於使用的SRAM陣列。透過整合高密度1T儲存單元和提供刷新訊號的一些支援邏輯,記憶體單元的動態特性對ASIC/SoC設計師來說是看不見的,設計師在實現ASIC和SoC解決方案時可將它們當作靜態RAM使用(圖2)。

圖2:DRAM增加的控制和介面支援邏輯有助於提高記憶體密度。
圖2:DRAM增加的控制和介面支援邏輯有助於提高記憶體密度。

除了標準CMOS層外,一些公司和代工廠開發的1T單元還需要額外的光罩層。因此這種方法增加了晶圓成本,並與具體的代工廠密切相關,只能將製造過程限制於特定的代工廠。為了彌合額外的晶圓處理成本,晶片中使用的總的DRAM陣列尺寸通常必須超過晶片面積的一半以上。另外,大部份DRAM巨集都是尺寸、長寬比和介面都受限的硬巨集。

SoC設計則需要更具性價比的IP巨集,根據成本或容量的需要,這些IP巨集可以方便地在任何代工廠中製造,或從一個代工廠轉移到另一家代工廠。在佈局和配置階段,這種巨集還能向ASIC設計師提供更多的靈活性。

目前,多家代工廠均擁有這種‘單電晶體SRAM’技術,並作為可授權的知識產權。這種以編譯器為主導的方法已見用於bulk CMOS製程中,由於沒有額外的光罩步驟,因此可降低15~20%的晶圓成本,並縮短產品上市時間。

對於系統的其它部份來說,上述方法形成的記憶體介面看起來就像是一個靜態RAM,但與採用6T單元的記憶體陣列相較,在將作為面積運算一部份的支援電路開銷進行平均後,它的密度(單位面積的位元數)可以達到後者的2到3倍。記憶體陣列越大,支援電路需要的總面積就越小,記憶體就有更高的面積效率。

為了製作理想的記憶體陣列,可以使用像MemQuest這樣的記憶體編譯器工具。這些工具允許設計師實現更冷、更快或更高密度的coolSRAM-1T配置,這些配置可以在不同的代工廠和技術節點間移植,可以避免人工陣列實現所需的非重複性工程費用。

編譯器還可以幫助用戶使用最佳的核心尺寸、介面和長寬比並實現最短的上市時間,並向設計師提供它編譯的記憶體陣列的電氣、實體、模擬(Verilog和VHDL)、測試和合成結果。

在一個1Mb的記憶體陣列實例中,例如coolSRAM-1T配置,存在著室溫下為數微安的漏電流,對於供電電壓和時脈速率來說這是一個典型的邊界條件。

在採用100kHz或100kHz以下的典型刷新速率以及128k字×8位元的組織結構時,1Mb coolSRAM-1T陣列有一個空閒功率,能使數據保持時間與同樣容量的SRAM相當。以coolSRAM-6T的1Mb實體(instance)為例,在採用台積電130nm G製程製造時,將佔用約2.6平方毫米的面積,每MHz消耗功率小於100微瓦。

雖然SRAM-1T功能如同SRAM,但內部卻具有DRAM的特徵-當採用130nm製程實現時,室溫下的記憶體單元可以保持數據達數十毫秒的時間。支援的刷新控制邏輯透明地提供刷新功能,並能根據溫度調節刷新週期。

如果設計師想用SoC管理刷新,也可以選擇旁路掉記憶體陣列中的刷新控制器,使用來自SoC邏輯的刷新訊號。這樣可以有效地節省SoC中的一些動態功耗,因為系統邏輯可以‘依照需求’而不是‘自動’實現SRAM-1T的嵌入式刷新邏輯。

SRAM-1T實例中的儲存單元也支援睡眠和待機模式。在睡眠模式時,可以透過抑制大部份記憶體陣列的時脈來大幅降低功耗。

當陣列‘被喚醒時’,數據必須被重新裝載進記憶體單元。在待機模式時,記憶體透過使用低頻刷新作業使數據得以保持,此時功耗是很小的。當返回到工作模式時,記憶體可以立即投入使用,數據不需要重新被裝載進記憶體陣列。

設計師還能透過配置讓記憶體陣列以不同的行尺寸:256、512、1,024或2,048位元進行刷新,甚至實現多行同時刷新。還允許設計師有選擇的只刷新陣列的一小部份以保持關鍵數據不丟失,同時切斷陣列其餘部份的供電。

對任何記憶體陣列來說,製造製程的變化總是有可能導致記憶體陣列中出現一二個壞的位元。這樣的晶片不一定要廢棄,設計師只需增加列和行冗餘機制就能提高良率。

如果晶片提供後產生位元故障,可以採用內建自修復功能以及一次性可編程coolOTP記憶體修復記憶體陣列。另外,內建自檢功能也可以增加進記憶體IP中,它不會影響晶片的性能。

當記憶體陣列的基本性能不能滿足系統需要時,設計師可以使用一些結構化技術從記憶體陣列中獲得更高的性能。然而,使用這些技術需要付出一定的代價,它們會影響晶片的功耗、尺寸和複雜性,因此必須認真地進行權衡分析,確定最佳的記憶體陣列和晶片架構組合,這樣才能實現理想的性能和成本目標。

對晶片架構設計師來說使用寬字架構是一種不錯的選擇,它能將記憶體組織成在內部提供128、256或1,024位元寬的數據字,然後向下多工成想要的字寬度。

這種技術可以將視在時脈速率(apparent clock rate)提高2倍或4倍,減少實際存取時間,最終降低功耗。在這種情況下,由於需要解多工邏輯將寬字減少到適合SoC其餘部份使用的合適寬度字,會對IP設計產生面積上的消極影響。

另外一種方法是將記憶體劃分成多個實體(資料組),並設置記憶體控制器,讓它以連續週期交替存取這些實體,這樣透過資料組之間的切換,就可以隱藏掉某段存取時間。

在非交錯存取系統中,記憶體子系統必須工作在系統時脈速度,此時如果記憶體存取不能同步於時脈,那麼整個系統的執行速度就會慢下來。

但在交錯存取的記憶體系統中,時脈頻率可以2倍、3倍、4倍的提升,具體取決於資料組的數量。但當交錯存取超過兩個資料組時,系統複雜性會有相當大的增加。

對於雙資料組系統,時脈頻率可以是每個記憶體資料組可處理之最大速度的2倍,但由於每個實體均是以時脈頻率的一半循環的,單個資料組不能感受到時脈速度的變化。

而且,圍繞記憶體資料組的一些全局邏輯以雙倍於記憶體速度執行,並在交替時脈週期中向兩個區中的每個資料組傳遞地址資訊。這種全局邏輯可以在多個區中共享,可以節省面積和功率。

數據輸入/輸出埠的附加邏輯對數據進行多工或解多工,並向主機系統以雙倍數據速率提供數據,或以輸入速率的一半向記憶體資料組提供數據。因此記憶體子系統的有效吞吐量提高了一倍,而有效功率比兩倍儲存容量的單資料組低。

雖然這種方法可以將存取時間縮短近50%,但也帶來了額外的支援電路和設計/時序複雜性。此時對記憶體的數據存取通常都會被延遲一個週期(單週期延遲存取),且存取是準隨機性的,系統無法在每個週期存取相同的內部資料組。

作者:

Cyrus Afghahi

CEO

Farzad Zarrinfar

總裁

Novelics公司





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