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FPGA/PLD  

強化與台積電合作 Altera將推出45奈米產品

上網時間: 2007年12月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:45奈米  ASIC  FPGA 

儘管克服製程微縮的挑戰越來越昂貴且困難,但對某些業者來說,一旦能夠駕馭這個困難,反而能夠將其轉換為更佳的市場機會。植基於與台積電(TSMC)長久的合作夥伴關係,Altera日前宣佈將於明年推出45奈米產品,憑藉著新一代製程帶來的更優異效能與成本表現,Altera認為FPGA的應用將更為普及。

Altera技術開發副總裁Mojy C. Chian表示,對半導體業者來說,製程微縮為業者帶來的價值主張不外乎成本、功率、以及速度。他解釋說,“從90年代末起至本世紀初,在通訊、運算應用的驅動下,市場對於半導體的要求依序是效能、功率、成本三項因素。然而,近年來在消費性應用的帶動下,這三個因素的重要性已經更改為,成本最重要,然後才是功率、以及效能。也因此,半導體業者的思維也必須跟著改變。”

圖說:Mojy C. Chian:進入45奈米世代,FPGA取代ASIC的趨勢將更加明顯
圖說:Mojy C. Chian:進入45奈米世代,FPGA取代ASIC的趨勢將更加明顯

進入45奈米世代,Chian看好這對FPGA帶來的顯著成本效益,此外,就效能指標來看,他也表示,“45奈米是一個重要的技術節點,台積電透過採用應變矽晶(strained silicon)技術,能夠顯著的提升電晶體效能達40%。根據測試,45奈米與65奈米相較所得到的效益提升,比65奈米與90奈米相比更多。”

針對45奈米的技術細節,台積電研發平台二處資深處長米玉傑表示,台積電45奈米製程的主要技術重點為:10層金屬層、採用應變矽晶、Cu/ELK(Extremely Low-k)超低介電常數2.5,以及金屬閘設計。

米玉傑解釋說,“為了提升電子遷移率以及效能,我們從65奈米世代已部分採用應變矽晶技術,而從45奈米開始,未來每一世代都將採用此一技術。”

從實際的效能提升效果來看,米玉傑表示,對高速製程來說,45奈米可較前一世代提升40%的效能,同時功耗可降低10~20%。而針對低功耗製程,45奈米的靜態(static)功耗可降低高達五成。

而針對台積電對45奈米邏輯製程技術的藍圖規劃,米玉傑表示,除預計今年底投產45奈米低功耗製程外,接下來,預計明年第二季會推出半世代的40奈米低功耗製程,以及45奈米通用製程。

然而,要享有45奈米製程帶來的優勢,也必須付出更高昂的代價。Chian指出,45奈米所需的光罩成本超過300萬美元,而晶片開發的R&D成本較上一節點至少增加50%,同時,與製程的關聯性也更為緊密,這些都提升了業者採用45奈米技術的門檻。

Chian強調,近年來ASIC設計數量明顯呈減少趨勢,雖然每顆ASIC的設計規模比以往提升,但對於中/小型的設計公司來說,將難以負擔這個越來越高的門檻,近年來FPGA的應用已日漸廣泛,他相信,進入45奈米世代以後,這個趨勢將更加明顯。

Chian指出,對於像Altera這樣的無晶圓半導體公司來說,代工夥伴是決定其成功與否的重要一環。“我們與台積電的合作已有一段長久的歷史,而針對45奈米技術的開發,則從2005年初就已經開始。”

他強調,在Altera以及台積電都有專屬的人員進行此一專案的合作,“我覺得我們就像是一間虛擬的IDM公司一樣,能夠獲得充分的產能與製程技術的合作與支援。”

為了能夠準時推出45奈米產品,達到‘首次量產成功’(first silicon to production)的目標,Chian表示,“我們利用測試晶片的模式,在整個製程開發過程中持續驗證各種電路設計,並同時進行效能與可製造性的最佳化設計。”

他表示,“從90奈米世代開始,我們就利用這種模式開發新一代的產品。透過這種方式,我們可以縮短產品量產上市的時間,一旦台積電的45奈米製程就緒,藉由這種同步開發的方式,我們很快地也能夠推出產品。”

目前,Altera已經完成4個45奈米的測試晶片投片,預計還有4個測試晶片待完成,明年就可量產推出45奈米的產品。雖然詳細的產品藍圖,Altera目前不願揭露,但是Chian強調,透過與台積電緊密的合作關係,Altera將能夠在先進製程領先其競爭對手推出新產品,更進一步強化其競爭優勢。

作者: 勾淑婉





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