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功率技術/新能源  

低功耗製造性測試的設計(第二部份)

上網時間: 2008年02月25日     打印版  Bookmark and Share  字型大小:  

關鍵字:可測試性設計  DFT  ATPG 

假設設計某個時脈驅動了大量觸發器,以至它們的峰值開關動作超過設計總體功率預算。我們不希望測試邏輯去改變任何時脈,相反地,我們將設計分割成N個模組,各模組具有自己的掃描啟動接腳,並且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模組的數量和組成需要仔細選取,以便任何單個模組(包括具有大部份觸發器的模組)的觸發器開關速率不超過總功率預算。從這方面來看,可以認為分割將功率預算硬連(hardwire)進了設計。

向量產生是受限的,因而只有一個掃描啟動腳被啟動(SE=1),而ATPG一次只處理一個模組。ATPG工具以擷取啟動(SE=0)模組中的故障和模組間的故障為目標,將所有其它模組中的故障都指定為‘ATPG不可測試’。所有模組依次重複這一過程,並在為模組產生向量之前使用單個命令將模組中的故障狀態從‘ATPG不可測試’改變為‘檢測不到’。

將所有開關動作限制於用來測試的模組,可有效降低擷取模式期間的峰值功耗。但要注意的是,在擷取模式期間消除其它模組開關動作的唯一方法是確保上個週期的掃描移位模式和下個週期之間的邏輯狀態沒有變化(對應於被測模組中擷取模式的發送階段)。這可以透過將全1或全0掃描進被測模組實現。遺憾的是,該方法會導致故障覆蓋率的損失,同時需要更複雜的故障清單處理以及產生結束向量進行補償。即使一次只測試一個模組,我們也希望將向量同時裝載進所有模組以鎖定模組間故障。

解決這個兩難問題的方案是利用新思公司的TetraMAX ATPG工具提供的‘低功率填充’功能。TetraMAX通常需要用掃描向量中不到10%的位元設立並傳播故障效應,因此其不再隨機填充剩餘位元,而是將每個關注位元的值複製到掃描鏈中的後續位元,直到下一個具有相反值的關注位元。(如圖3所示)

關注位元值的複製可以將激勵向量中的邏輯狀態變化減少90%以上。而在不在測試的模組中,減少程度接近99%(只需要少量關注位元即可鎖定模組間故障),因此足以確保輸入向量的上次移位及後面的發送週期之間幾乎沒有邏輯狀態的轉換。

低功率填充向量可以檢測額外故障,但比標準ATPG向量要少,因為每個低功率填充激勵中的偽隨機位元都被移除了。因此,低功率填充ATPG一般要比標準ATPG產生更多的向量才能獲得相同的故障覆蓋率。儘管如此,本節所描述的技術在壓縮方面非常靈活,如圖4所示:當應用更多的壓縮時,測試週期數只比基本案例(所有掃描啟動沒有被啟動,沒有低功率填充)稍多一些。該圖也顯示了在擷取模式期間由完整向量集與壓縮率之間關係所得到的峰值開關動作。而峰值開關動作的減少幾乎與壓縮率無關。

低功率填充ATPG還能降低掃描移位期間的平均功率,可節省花在測試儀上的時間乃至成本。一般來說,複製關注位元值可以減少激勵向量中90%以上的邏輯狀態轉換,以及減少響應向量中10~50%的邏輯狀態轉換。由於激勵和響應是同時被掃描的,因此觸發器開關動作的淨平均減少量約為50%。本文介紹的技術可以減少更高的量,因為模組中只有極少的關注位元沒被測試到。

在瞭解低功率填充功能如何運作之後,就很容易瞭解為什麼各模組要擁有自己的壓縮電路。如果壓縮是‘平坦的’(指單個解壓器/壓縮器被嵌在各模組的頂層而不是?面),那麼解壓器輸出就可以分別輸入到所有模組上的掃描鏈。被測模組的關注位元無需被掃描進所有的其它模組,並導致大量的邏輯狀態轉換。相反,將壓縮電路嵌入到模組中會使到各模組掃描鏈的輸出受到限制,形成了在移位作業時無法透過的關注位元‘邊界’。將壓縮邏輯嵌入進設計實體層中還有進一步的好處,即可以減少佈線擁塞,最終減少壓縮的面積開銷成本。

圖2:將設計分割成N個模組以指定功率預算。
圖2:將設計分割成N個模組以指定功率預算。

圖3:TetraMAX ATPG工具的‘低功率填充’。
圖3:TetraMAX ATPG工具的‘低功率填充’。

圖4:測試週期數與壓縮率之間關係以及對應的的峰值開關動作。
圖4:測試週期數與壓縮率之間關係以及對應的的峰值開關動作。

透過時脈域反映功率預算

雖然實體模組內的嵌入式壓縮有助於減少佈線擁塞,但本節介紹的技術無需透過分割設計以反映功率預算。相反,可以使用TetraMAX中獨特的功能將觸發器開關動作預算規定為ATPG制約。

在該種情況下假設設計具備足夠多的時脈,因而單個時脈不能控制足夠的電路以超出功率預算。該工具試圖在擷取模式下只啟動某些時脈來滿足功率制約。剩餘時脈在擷取模式中不工作,在移位作業結束時保持其狀態。這意味著這些範圍(邏輯網路或時脈網路)內沒有開關動作,低功率填充的好處僅限於降低掃描移位期間的平均功率。需要注意的是,ATPG必須完全控制所有的時脈(外部時脈或PLL產生的時脈由一個或多個晶片上時脈控制器所管理)。

圖5所示設計具有受ATPG控制的7個時脈域。值得注意的是,用於壓縮的實體模組的分割不需與時脈域一致,以確保測試期間的低功率作業。設計中的所有觸發器共享相同的掃描啟動,因而使得所有的故障包括域間故障能一次性地被ATPG發現。這種簡單、高度自動化的流程可以產生緊密格式的低功率向量集。

圖5:具有7個時脈域的設計。
圖5:具有7個時脈域的設計。

本文小結

本文介紹了製造測試過程中導入的動態功耗如何反過來影響被測元件的性能。測試中過高的峰值功耗會增加延遲並導致不可預料的測試結果,而測試期間中過高的平均功率所引起的熱問題則會損壞元件。上述兩個功率問題如果處理不正確將增加製造商的成本,而使用最先進製程製造的大規模SoC尤其容易受這些問題的影響。

不僅因為這些設計中使用了大量的觸發器,同時還因為需要用更高時間解析度的實速測試來檢測小延遲故障。為了解決這些問題,設計師們正整合測試自動化的先進成果和DFT方法來製作低功率製造測試。本文重點介紹了兩種創新性技術,它們可將開關動作降低到與元件任務模式工作時相當的水準。這兩種方法的主要區別在於設計師將功率預算並入DFT過程中的方式。

作者:Chris Allsup

行銷經理

測試自動化產品部

Synopsys公司





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