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管線式類比數位轉換器功率最佳化模型

上網時間: 2008年04月02日     打印版  Bookmark and Share  字型大小:  

關鍵字:類比數位轉換器  功率最佳化  管線式 

無線通訊技術對於人類在遠距資訊傳輸產生極大助益,而數位訊號處理(DSP)的發展更大大提升了整體資料的運算量。為了有效提高效能並縮小面積、節省製造成本,系統晶片(SoC)的設計更是時勢所趨。

在系統晶片的設計中,功率消耗將關係到整體晶片的散熱與電源使用效率,因此,將自然界類比訊號有效率地數位化,便成了無線通訊技術中一項極為重要的議題。以現今無線通訊系統的應用需求來說,中高解析度(10~12bits)與中等速度(~100MHz)之管線式(Pipelined)類比數位轉換器(ADC)正被廣泛應用。在一般情況下,考慮到管線式類比數位轉換器內部倍數數位類比轉換器(MDAC)之設計難度,最常見的架構為每一級1.5位元,但不一定是最佳化。

對系統晶片中之類比數位轉換器轉換效率而言,相同規格下該使用何種架構以實現最小之功率消耗,將成為熱門且迫切的問題。本文將針對此一議題,提出管線式類比數位轉換器之功率最佳化演算模型,評估管線式類比數位轉換器在各種架構之下的功率消耗,藉此求得其功率最佳化架構。

請下載PDF文件,以閱讀完整文章。

作者:陳以勛 / 工研院系統晶片中心混合式積體電路設計部





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