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簡化FPGA連接設計的16位元ADC

上網時間: 2008年04月16日     打印版  Bookmark and Share  字型大小:  

關鍵字:ADC  FPGA  LVDS  LTC2274  自調時脈 

凌力爾特(Linear Technology)日前發表一款新的16位元、105Msps ADC,可簡化高速ADC及FPGA間的數位通訊設計。新的LTC2274具備高速2線式串列介面,大幅減少了16位元ADC與FPGA間的資料輸入/輸出(I/O)線數量,將其從16 CMOS或32 LVDS並行資料線減至單一、自調時脈(self-clocking)、2.1Gbps差動的單對通訊線,因而能釋出寶貴的FPGA接腳。

串列資料通訊提供簡化的佈局,並只需少數的板面空間以進行佈線,同時提供了於類比及數位界限間佈線的彈性。針對雜訊敏感度高的應用,此串列介面提供了介於數位及類比電路的高效率隔絕屏障,並且能用來消除數位輸出間的耦合,降低數位回授。

LTC2274輸出資料是根據針對使用8b10b編碼之資料轉換器(JESD204)的JEDEC串列介面規格而串列化,其能與許多FPGA高速介面相容,包括Xilinx的Rocket IO、Altera的Stratix II GX I/O及Lattice的ECP2M I/O。在2.1Gbps時,LTC2274可極高速串列介面,應用範圍包括高階通訊設備、多通道系統、具空間限制性的設計、以及儀器等相關應用。

。針對高敏感度的接收器應用,LTC2274的內部透明抖動電路可提升ADC的SFDR響應至100dBc以上,以提供低位準輸入訊號。為避免任何來自串列數位輸出的干擾,亦可選配資料擾頻器來打亂串列鏈結的頻譜,同時其亦具備串列測試型樣以進行串列測試。

LTC2274可操作於105Msps之最高採樣率,也可配置內部PLL,以在三個差動採樣率範圍的其中之一進行鎖定。內建的時脈工作週期穩定器電路同樣可透過配置達到non-50%時脈工作週期。用於類比及數位段的分立關機接腳也可用以節省能源。

LTC2274提供77.5dB的訊號雜訊比(SNR)效能,以及於基頻100dB無雜散動態範圍(SFDR)。超低的80fsRMS抖動,能以良好雜訊效能達到500MHz的輸入頻率次採樣。LTC2274從3.3V類比供應只耗1.3W。

LTC2274的串列輸出使其適用6mm x 6mm QFN-40封裝,尺寸比相似具備並聯輸出的16位元ADC小了一半。除了16位元、105Msps的LTC2274外,腳位相容的80Msps及65Msps版本亦將於今年夏季推出。LTC2274的商業及工業等級溫度版本將於七月量產。





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