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Synplicity推出FPGA系統層級設計與IP整合工具

上網時間: 2008年04月30日     打印版  Bookmark and Share  字型大小:  

關鍵字:FPGA  IP  SYSTEM DESIGNER 

Synplicity推出SYSTEM DESIGNER整合工具,可提供用戶選擇、調整和整合公司內部及第三方提供的IP。元件獨立的智產(IP)配置和系統級整合環境工具已經整合加入Synplicity的Synplify Pro和Synplify Premier FPGA設計。

SYSTEM DESIGNER可在IP-XACT格式下整合IP,以輕易實現到不同供應商的各種各樣的FPGA產品,這些供應商包括由Actel、Altera、萊迪斯半導體(Lattice Semiconductor)以及Xilinx等。此全新工具提供FPGA設計人員,利用IP和系統層級的功能區塊整合,在FPGA上建置複雜的系統。

該公司表示,System Designer是Synplicity ReadyIP計劃中的一個關鍵組成部分,其目的是簡化在FPGA平台進行系統設計開發時對於IP的授權、評估與使用。ReadyIP計劃能讓用戶透過採用Synplicity的電路合成工具中的System Designer,輕易進行評估和試用有意購買的IP。

System Designer工具接受符合SPIRIT Consortium的IP-XACT標準描述規範的IP作為輸入的IP,並產出高階的RTL程式碼和隨時可整合整體設計的電路合成的Synplify project設定檔(Synplify project file)。System Designer用戶可通過網路瀏覽器獲得授權,整合第三方提供之IP到Synplicity的合成軟體產品。

使用Synplify Pro and Synplify Premier FPGA設計實現工具時,設計人員可利用System Designer瀏覽,並下載參與該ReadyIP計劃的Synplicity合作夥伴的IP,這些公司目前包含ARM、CAST、Gaisler研究中心,以及Tensilica,因此,很容易評估不同FPGA設計所需的IP選擇方案。

System Designer是以開放程式碼的Eclipse為基礎,除此之外,System Designer工具能允許Synplify Pro and Synplify Premier的現有使用者維護,並發展已轉成IP-Xact格式的系統層級模組區塊以及元件,然後能在多種的設計和不同世代的FPGA設計中,重複利用這些模組。





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